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標題: 用Verilog FPGA設計一個七段顯示器的問題 [打印本頁]

作者: lee1927 時間: 2009-1-16 04:20 PM
標題: 用Verilog FPGA設計一個七段顯示器的問題
題目：六顆七段顯示器顯示000000~999999，然後從最暗到最亮,6個0是最暗,逐漸亮到6個9,用一個TACT（彈跳開關）去控制0-9
軟體：MAX+plusII 10.0
IC：EPF10K10TC144-4
這是一個朋友的程式，其他功能都已經有了（六顆七段顯示器顯示000000~999999，然後從最暗到最亮,6個0是最暗,逐漸亮到6個9），但他是用CLK
自動計數（0-9），但是就是沒有辦法用TACT（彈跳開關）去控制0-9，請各位大大幫忙改一下程式！
我是初學FPGA的

module final2(CLK,seg,enable);
input CLK;
output [2:0]enable;
output [7:0]seg;
reg CLK1,CLK2,CLK3,CLK4;
reg [2:0]enable;
reg [3:0]hex;
reg [7:0]count1,count2,count3,count4,count5,seg;

always@(posedge CLK)
begin
if(count1>=100)
begin
count1=0;
CLK1 = ~CLK1;

end

else
begin
count1=count1+1;
end
end

always@(posedge CLK1)
begin
if(enable>=6)
begin
enable=0;

end
else
begin
enable=enable+1;
end
end

always@(posedge CLK1)
begin
if(count2>=100)
begin
count2=0;
CLK2=~CLK2;
end
else if(count2<=count4)
begin
count2=count2+1;
case(hex)
4'b0000:seg=8'b00000000; //¥t·A
4'b0001:seg=8'b00111111; //0

4'b0010:seg=8'b00000110; //1
4'b0011:seg=8'b01011011; //2
4'b0100:seg=8'b01001111; //3
4'b0101:seg=8'b01100110; //4
4'b0110:seg=8'b01101101; //5
4'b0111:seg=8'b01111101; //6
4'b1000:seg=8'b00000111; //7
4'b1001:seg=8'b01111111; //8
4'b1010:seg=8'b01101111; //9
default:seg=8'b00000000; //¥t·A
endcase
end
else
begin
count2=count2+1;
seg=8'b00000000;
end

end

always@(posedge CLK2)
begin
if(count3>=100)
begin
count3=0;
CLK3=~CLK3;

end
else
begin
count3=count3+1;
end
end

always@(posedge CLK3)
begin
if(hex>=4'b1011)
begin
hex=4'b0000;
end
else
begin
hex=hex+1;
end
end

always@(posedge CLK3)
begin
if(count4>=110)
begin
count4=0;
CLK4=~CLK4;

end

else
begin
count4=count4+10;

end
end

endmodule

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