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標題:
為何視同一條timing path
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作者:
jerryyao
時間:
2008-9-18 07:40 PM
標題:
為何視同一條timing path
Dear sir,
! ?# Y1 a4 ?7 n- W, P" p5 Q/ A9 I' k7 N
請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
! o* m+ J: M/ w% z0 d
第一條 ： clock -> 同步SRAM -> 同步ROM的data input
: x% G- X1 R5 x) G; s, T
第二條 : clock -> 同步ROM -> FlipFlop的data input
7 i4 l# H5 G6 y1 n, ]
但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
* t: Z$ P% h* @
想要將ROM設成false_path要不好設，請問該如何做？
! j6 I' C: O+ X" v2 |
謝謝。
作者:
sieg70
時間:
2008-9-22 10:46 AM
一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,
6 _) U' k5 w9 e) k) z4 g$ P) Q
至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游
& B, f8 i5 [. ?* [0 e
合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作
" z4 a) d& \3 i W: K( x
0 [$ W6 x* z/ G0 r
還是你方便將這段code post上來給大家合成玩看看?
作者:
masonchung
時間:
2008-9-22 10:33 PM
ROM / RAM 是 DC 可以合成出來的嗎 ?
3 M+ z( @; ~& [
除了 Register File 應該都不行吧
! @# S! M+ f; Y6 B' V& \! I
# c/ W! H' Y x5 @5 T
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本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯
]
作者:
jerryyao
時間:
2008-9-23 09:42 AM
For sieg70 :
5 b* f! Y" o; k8 S
您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
0 k0 i) b' R2 [9 Z: V: V5 D, T
此外我也會去看log檔, 或是technology view，謝謝。
3 x8 D* @; @$ [2 B% U- I: y
9 w7 I* U' O" ?
For masonchung :
* T% J8 |' {! C. ?* ^: Q
ROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
8 O$ r) S" [2 O* m% |
ROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。
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本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯
]
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