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標題: run lvs時的嚴重大問題~狂急~ [打印本頁]
作者: averyer    時間: 2008-5-27 06:47 PM
標題: run lvs時的嚴重大問題~狂急~
各位前輩~
8 q( c' V+ J6 l* S/ _2 @
% H% M5 X: ?" o% B我的layout到後面再跑lvs時竟突然發現~( e9 {+ [9 G$ T$ P. k! Z+ R
- [, ~! `- n- E4 Y* m8 s' ^$ [+ F) z
netlist的mos size改變後,但layout上不變,lvs竟然也會過~& M3 O. E: @& X6 D6 F( v: G9 @
' @9 C* I1 \) \
這是什問題阿~我有畫一個簡單的inv也一樣相同結果~
* C% m* P* X6 `
" k: x1 ?% O2 D1 {是command file要改嗎?還是calibre需要設定什麼?4 d$ K8 R* D+ K2 ^, E+ _" n

" O* ?5 \/ Q* l$ V3 e/ n( W我完了~
* o8 p3 q; t, Y& [. D8 n) q
  E4 j2 R  [, n( r. W" t6 B) h  c請各位前輩幫忙一下~拜託了~$ O; s) ^5 _0 M' c
4 z5 z2 @  x* [4 K6 u
作者: m851055    時間: 2008-5-27 07:32 PM
應該是有關尺寸check的部分為開啟功能，只要開啟就好了。
作者: averyer    時間: 2008-5-27 08:32 PM
hi~" W" ?- S8 n& d* x
9 n4 d& B3 i, o4 t' o1 W; r) j
我看command file裡~沒看到有描述check尺寸的部分~% k) R$ h2 l4 z' }6 d
6 ^4 x* c; J( E$ h" [9 [2 H
能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~% [9 R% \+ s$ G2 O7 O$ ^$ Y  G( i+ `7 E

9 A1 G( V6 y. k+ x$ h2 ^8 E* L非常拜託~謝謝~
作者: 12345    時間: 2008-5-27 11:43 PM
就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
$ r+ v# A) d$ Q+ C( g. q* J" ^TRACE PROPERTY MN(N) L L 0! h& g5 |2 g9 f- g
TRACE PROPERTY MN(N) W W 0' ?3 d( W1 T0 U8 K
再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)
作者: wanwan_kao    時間: 2008-5-28 09:15 AM
TRACE PROPERTY MN(N) L L 1 --------將1改成0
7 y5 o, ?! ^* `* CTRACE PROPERTY MN(N) W W 1 ------將1改成0
% j/ o3 C0 o1 g. g5 I2 ]: ~TRACE PROPERTY MP(P) L L 1 --------將1改成0% }, p9 f" J! a. ~2 t
TRACE PROPERTY MP(P) W W 1-------將1改成0
作者: averyer    時間: 2008-5-28 09:31 AM
嗚~嗚~
0 P3 O% D; m: A: p4 {9 z  k1 V, N; E( g& p" C" l
還是一樣~8 b$ T1 X) V9 J5 }. e
1 a5 i$ l7 p; f9 c5 m7 M2 r
我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~1 z; v6 _* a& C. @3 t5 ~
6 W' p' h/ A3 H% C: ]( F4 Q3 ]- s
SOURCE PRIMARY   "chip"2 H* ~1 [6 @( ^
SOURCE PATH      "./test_chip.net"% k% }5 p: c$ d  |; m" I1 c
SOURCE SYSTEM    SPICE: {( |2 J2 u% |, B

  _! u# `/ p4 a9 }+ q7 ~8 QLAYOUT PATH      "../chip.db"2 G7 M8 q9 j, W
LAYOUT PRIMARY   "chip"
2 L* |# r3 m' q& Q! ]8 u4 MLAYOUT SYSTEM    GDSII
( U+ o, H1 l$ `9 y
7 ^; L) j; E$ _. V$ `, ELVS REPORT   "lvs.rep"
# y+ O1 P: w' i5 Z. `) f. L% jLVS ABORT ON SOFTCHK YES6 ^0 `! A7 q* t, b* k- S
LVS REPORT OPTION S2 B) P. f4 ~# `, r' p

; {5 M) Q2 i1 t//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
. i# f8 g8 J& }LVS WRITE LAYOUT NETLIST netlist.spi ; [* \' A- h! F* I

. r- ?. u6 K0 Q6 W- iPEX INCLUDE LUMPED L1 N_C R1
+ l. J% i- ~1 {, n  m% kPEX REPORT LUMPED NONE
+ C& Q% i+ {. kPEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT& a% V" ]" }  V) o; t
9 N9 F% p$ o) w* F9 v' C7 ?) K
PEX INCLUDE DISTRIBUTED L1 N_C R1
0 T$ q4 R1 A" t( sPEX REPORT DISTRIBUTED NONE
! m; K; l+ W1 Q9 x5 o. {5 s- g# DPEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
% x* D* [, F; H; |$ ^0 ^  [PEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE3 {! q  {& ~+ ^  {; p" ?

* b, Q  `4 \1 d; Q1 a5 mMASK SVDB DIRECTORY svdb query   ! L. m: S- e4 m/ D" {8 y

- G" e" i$ A# j: X1 C& X& g2 I0 t% @ EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
0 w" Q$ {% {5 o/ o1 f, R SOURCE CASE YES2 d7 R$ O' D7 N1 R9 A& i3 L1 d7 ]2 O9 M
LAYOUT CASE YES
4 n: _+ b* \! T LVS COMPARE CASE YES
, g5 ~, H' e, t" t) f! k LVS GLOBALS ARE PORTS YES- w# g5 u$ z3 W& D1 q2 I
LVS SPICE PREFER PINS YES
0 h- q. @# J6 `0 v8 X LVS PROPERTY RESOLUTION  MAXIMUM ALL% d: L# k7 u2 c$ p

0 M! h+ h7 @; P) X2 {ERC KEEP EMPTY       NO
2 B* E* Q1 ^. kERC MAXIMUM RESULTS  1000
0 B! ?, a0 m9 W4 T4 ^: D' r, WERC MAXIMUM VERTEX   199
5 Q" a0 Y. Q1 P7 U0 _4 i; @ERC CHECK TEXT       COMMENTS RFI
' i5 g, m9 n# P
; @  V- O+ f* G3 d3 MLVS POWER  NAME "VDD" "VCC" "EXVDD"
& @0 [% Y! L+ F3 A8 o9 b( T9 F/ ELVS GROUND NAME "VSS"  "GND"
. q1 H2 a) `/ x4 N& Z9 xVIRTUAL CONNECT COLON YES( {! |6 ]5 a# R5 m: ^
9 V  A5 B$ B2 P' y

' r) F3 Y8 A) h% U- g' KLVS ALL CAPACITOR PINS SWAPPABLE   YES
' [+ l: U. t8 p% |/ iLVS IGNORE PORTS                   YES) S8 B5 `2 V5 W- w# a3 {
LVS CHECK PORT NAMES                   YES1 I5 w6 @, ~1 b) P, k9 d
LVS ISOLATE SHORTS                 YES
% a# z. Q3 a5 u+ B
' ^4 U+ C: s6 [6 `' zLVS REDUCE SERIES MOS              YES' c8 `- G* d- t/ ~" y3 J
LVS REDUCE PARALLEL MOS            YES
* \; g& z+ {% a; I% GLVS REDUCE SEMI SERIES MOS         NO3 o; x/ B" y% R+ U! h5 }: A
LVS REDUCE SPLIT GATES             YES
* [! [( Y, @0 y$ A! {LVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]- N4 _# a2 D: G7 O2 ^; i
LVS REDUCE SERIES CAPACITORS       YES9 M9 x) l3 c- Y! Q2 |1 y
LVS REDUCE PARALLEL CAPACITORS     YES
, H' K& G/ C8 _' j. `LVS REDUCE SERIES RESISTORS        YES
" H5 A8 L" s' R: U0 Y3 m% f' V1 fLVS REDUCE PARALLEL RESISTORS      YES
: e8 x% j* T! z. g2 sLVS REDUCE PARALLEL DIODES         YES
% F5 p, _5 v7 z7 ~! D1 S  D# l0 r; x* a% t  o0 J  d, K
LVS RECOGNIZE GATES                ALL // ALL or SIMPLE# v$ b/ x( N/ j( M  n4 k: S: B1 ~. y
LVS ABORT ON SUPPLY ERROR          NO                3 H- I1 y5 Y# z+ ~( o/ c6 o$ m% @
/ E- V+ |; Y) I+ R+ H4 H# [* O
//LVS FILTER D(DN) OPEN            
8 ~$ t  W- ~" Q" w0 r//LVS FILTER D(DP) OPEN! E) T6 R: O+ H" V" G! r$ g

/ L% j# P; Q/ I1 kLVS FILTER UNUSED MOS              YES
0 t6 B* K0 N2 a: s$ Z2 iLVS FILTER UNUSED BIPOLAR          YES
$ L6 F& O! m; v# p$ e) y" bLVS FILTER UNUSED CAPACITORS       YES
, ~9 Y! l$ o% }LVS FILTER UNUSED DIODES           YES
) }8 h: x; e0 T& M# u) W$ @: X4 Z4 cLVS FILTER UNUSED RESISTORS        YES' T7 S' S* g, ]9 c& ^
LVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG
) F, x  [+ l/ S# {; E/ K, h& H8 G1 E" S7 _6 G. n1 D. |
LVS EXPAND UNBALANCED CELLS        YES
5 B" @' E& Z, F" \8 _4 U# E* d: k
  y, P) T% S) C* z0 m( M% P  YPRECISION                          1000, v; }  _: f. @9 C
RESOLUTION                         1
  S% Q- ]7 R! r+ M9 y2 W/ |3 |/ @6 _( s
UNIT LENGTH                        U
# N  b" p  q! q7 T- I6 u# ?* W3 u, AUNIT CAPACITANCE                   F //FF
7 d6 A5 l: c% Q& P: f) Y, m# yUNIT RESISTANCE                    OHM, x5 x  q( @; {2 Z2 S! c

/ O. o# k- i$ @3 rFLAG NONSIMPLE                     YES
* z& u( i/ D1 o% V% x; \+ b* NFLAG ACUTE                         YES' @6 n# B6 q% x$ e
FLAG OFFGRID                       YES
3 ?: X: Z8 r+ f  s/ o2 R/ g. c/ BFLAG SKEW                          YES
7 F! n, e3 S, Z. Q. }' |) f/ P. U- d  o+ D# Q$ a% P( t
DEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B); l& ]) P% X7 \" X  G  K
TRACE PROPERTY MN(N) W W 07 \  J' B  b: z/ {1 {
TRACE PROPERTY MN(N) L L 0
$ V" F! Y: b+ U; l- |' ]- }: ]4 }% U0 q* x
DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
4 _8 u* W) d, ]. Y; k" @5 C, \* i1 h4 mTRACE PROPERTY MP(P) W W 0
9 [0 I) y9 |* i& C) _% U5 L- GTRACE PROPERTY MP(P) L L 0
# K8 s5 M" c- h  u. G4 d# y& ?; ^/ H! K- n- ^2 h* D
請各位大大在幫我看一下~拜託了~
作者: arthur03226    時間: 2008-5-29 10:42 AM
我看你的問題應該是netlist file path 沒有update到。
/ {; f, ~! R; Z0 y也就是說，你依然是用舊的gds 比對舊的 netlist?
( E7 E4 ?5 X( O3 i$ u* m這是我的懷疑啦~~
! Y" p7 I! O2 Z# x8 @再仔細檢查一遍你的netlist path & file name。
5 q0 y8 ]6 D6 R" L# S, b- Y* s因為看起來lvs.com 沒啥問題。
作者: tingyunwang    時間: 2008-5-29 05:35 PM
作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO! v" q8 x. i- j
LVS FILTER UNUSED OPTION 不能隨便亂開option,# u" |) V3 G6 |, N! U8 @3 P  a
這樣可以避免錯誤
作者: judy123    時間: 2008-6-2 03:54 AM
標題: 回復 1# 的帖子
曾經有公司同仁問過同樣的問題
, n/ D0 e( e( |結果是netlist 沒update
* T; m$ B! k# L4 B, x' D% x- u: S8 L刪除舊的netlist 重新產生新的netlist file
8 B/ ?+ K( h$ I/ ]( v$ W6 N並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
; X2 u  B4 \3 q! v# h, M5 \並檢查path指向是否正確: ^% n1 \* \/ T
合理的懷疑任何小細節
作者: motofatfat    時間: 2008-6-3 02:02 PM
可能ㄉ幾種情形
. V$ b( s4 K2 u# e" H. r2 ?1.資料沒updata
: e9 H0 z' Y' d2.你ㄉcommand file  是沒比對size ㄉ6 W  t- b5 J8 C: F6 A+ i, r
3.改變後ㄉ差異在容許範圍內4 p0 r$ z$ N# B/ e0 B
例如 W  W  3
) J/ z' o5 I: s$ E; E    L  L  3
1 J; c+ }! z# T; ?6 Q" J6 b, S( p6 H' u& [% m: s/ B
表示誤差在百分之3內是OKㄉ
作者: motofatfat    時間: 2008-6-3 02:20 PM
你ㄉCommand 有下列這行! E3 [  {! r, e6 T* p' t8 l
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
6 b9 \2 c: c+ L" ]有可能 你ㄉ改變 在這幾ㄍCELL 中) f7 u# W( h; I$ G
這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ



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