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標題:
ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?
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作者:
yhchang
時間:
2008-5-13 10:58 PM
標題:
ㄧ個Comparator讓它的對稱性更好, VIH/VIL更小?
最近在做 輸入介面 用的是 比較器的電路 也就是一個簡單的 Single-Stage的 OP來實現.
3 Y( k6 v! b% g9 n! Y
但是下線之後 發現測出來的 Internal Signal rising/falling duty相當的不對稱
/ X) x# G9 b0 D7 P7 _% _: H# ~. z
而且 VIH/VIL 非常的不好 可是模擬的時候 Input 只要比 VREF 稍為高一點或低一點 不用50mv Output就會翻過去了
4 S: B: G5 d, T' f
但是 Hardware測出來 卻需要 300-400mV 實在不是很懂為什麼模擬與實際情況會差那麼多?
; c5 ~% w- B& q; D
/ t2 h% o3 ^. y$ U. j0 W2 H1 R, v/ X3 l
這是個 N-TYPE的OP 上面是電流鏡接VCC 下面直接接地.
5 T2 c) f" S! i" j9 G: D+ k
, U8 d; L% `+ \3 H6 ]
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本帖最後由 yhchang 於 2008-5-13 11:01 PM 編輯
]
作者:
cmin
時間:
2009-1-6 04:50 PM
簡單的OP,gain一定不會太大
) s$ N2 Q$ x" t! t6 P
要3-400mV才比的出來
- O8 \6 t& |. Z" V
輸入級的L,應該用的很小
7 M( Q% |- O2 m4 L% G
導致下線後mismatch很敏感
$ V [( z- A& ^- F& C
造成offset很大
作者:
liangshangquan
時間:
2009-1-7 05:32 PM
L用的很小的話，輸入對関的mismatch豈不是更差？offset更大
; c) b- N, n/ B
樓主還是用於放大+鎖存之類的比較器提高以gain和速度
1 G+ p2 B' o n& o4 D) v5 W
同時layout match要做的比較好
作者:
rd66529
時間:
2010-11-24 05:27 PM
請問有~comparator layout floor嗎~~3q
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