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標題:
關於如何在FPGA上實現multi-phase clock
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作者:
小人發
時間:
2008-2-18 09:18 PM
標題:
關於如何在FPGA上實現multi-phase clock
各位大大好,這是我在本論壇的第一問
! N0 x n! C: ~2 o' g+ z' o& t
1 c8 d1 c$ G0 K; C: V0 G
問題就是,假設在FPGA上可以實現到256M的頻率
8 x' h- V& [) E- ]( T* |: ?: X
那我如果要使用multi-phase的方法,利用這個256M的頻率
8 ?1 h/ n l( d1 j" T E, S7 y
來產生256個1M的多相位頻率,在verilog上要如何表示
4 j }8 J: G# v& y/ \3 w
有人可以給我ㄧ些意見跟想法嗎?? 感謝
作者:
winslow
時間:
2008-2-19 11:55 AM
最簡單的方式，就是看你使用的是哪一型的FPGA，再利用它內建的FUNCTION來做就好了。
作者:
kevin
時間:
2008-2-19 01:22 PM
我來設計一下,
2 g8 s9 ?2 b1 w/ d
reg [255:0] delay_line;
% V- Z& h: v) s# b% X0 c
always @(posedge reset or posedge CLK256M)
& v* V$ x. h0 L
begin
$ `& {7 \, J* J% w
if (reset) // clear condition
7 T& ]' {! u: W6 Q) e- O
delay_line = 256'b0000................000001; //最後的bit=1
) [5 x' E! `+ p' C- J) x: q9 e' z
else begin
+ R) V0 t0 U# z* F& p; N* W
// left rotate one bit
( t8 ]) z/ o. r# F* ^! ]/ @
delay_line = {delay_line[254: 0],delay_line[255]};
0 I! H w/ d+ m5 r5 M& u
end
r, P; F" M0 G+ ?
0 g, i2 m- F7 U/ v( E
delay_line[0]...delay_line[255]即為256 multi-phase outputs.
% _2 ^4 X& S( f" }, S
可以的話,回覆一下.THX.
作者:
小人發
時間:
2008-2-19 03:15 PM
回復 2# 的帖子
5 R( b; c6 e( \# o' A) l* M+ E
' e. O3 {' R! k1 ^
謝謝你的指導,我在把板子摸熟一點再試看看
) `& z* Y2 a7 j* }# J. W" S/ P
" g1 H% k4 z/ Y; ^6 f
回復 3# 的帖子
, J" t2 l, E6 w: _, J/ P/ y4 z
. I4 J8 k/ Q+ l/ a3 {) |
我大概看懂你的code,用ROTATE的功能來造成相位差
: T! D$ B1 F7 d2 J3 o# c
這個寫法好像也可以再改看看
) p( E1 z: z3 |+ S; M- E$ Q
先謝謝你唷.....有結果在跟各位報告
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