Chip123 科技應用創新平台
標題:
layout中該注意的事情
[打印本頁]
作者:
cindyc
時間:
2008-2-13 12:20 PM
標題:
layout中該注意的事情
想請問一下 有關 power,LDO...類比方面的各 block 中
, C" g5 h, k( O+ W
9 t: _# y2 U3 ]( l
畫這些線路時你們都注意哪些方面的問題
) _" i1 h* C. f
; D, R& V/ K/ d* @- q4 `
可以互相討論一下嗎
: i1 ?. W" g+ e
: ]- L7 }5 {+ F
回答時也請說明哪種 block
: g9 j. U8 t- A8 b. \& x
+ ~1 s% \0 S) M" x) Z
[
本帖最後由 cindyc 於 2008-2-13 12:21 PM 編輯
]
作者:
world776
時間:
2008-2-14 09:53 PM
布局前的准备:
8 z$ L" M3 O, f% j/ k" ^3 ~
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
, N; C* j; N! V
2 Cell名称不能以数字开头.否则无法做DRACULA检查.
+ C+ O7 V# y( Q+ ~8 f7 ^9 E- [
3 布局前考虑好出PIN的方向和位置
6 D5 d, c' s; w! \- C: z6 @8 w
4 布局前分析电路，完成同一功能的MOS管画在一起
$ n; W4 ]: m3 v
5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。
( U/ C; U8 v: t4 o: C4 J' T5 f
6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
# I8 M& b7 K- m k! S9 v h( ^: s0 X: N
7 在正确的路径下(一般是进到~/opus)打开icfb.
* E' ?" X6 Q; G
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
; o0 z+ W& n! G& M+ ^0 `
9 将不同电位的N井找出来.
# t5 i" L+ f( b6 C4 m
布局时注意:
# F; }# I! s- L* g9 G) L
10 更改原理图后一定记得check and save
7 S0 e" U2 Q- Q" d& q* |
11 完成每个cell后要归原点
4 a" B4 w- A/ p
12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
8 F4 E6 }! J% E0 y/ [- [
13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来
' j$ x5 e: y" S m% }
14 尽量用最上层金属接出PIN。
) h, `; I) q3 g* Z/ q- e
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
8 l9 j8 ]& w/ {5 o3 v
16 金属连线不宜过长；
: w! s# _& l( ]
17 电容一般最后画，在空档处拼凑。
% g* t, Z: ]# C: _9 D7 Y& x
18 小尺寸的mos管孔可以少打一点.
' _" T" e, {7 y. t0 L3 w- n9 o
19 LABEL标识元件时不要用y0层，mapfile不认。
. `8 `; Z1 N- J3 Q5 \
20 管子的沟道上尽量不要走线;M2的影响比M1小.
; }$ o: K# L4 a0 p9 A
21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.
9 J. M; p' v; u# Z$ L+ g: M7 \
22 多晶硅栅不能两端都打孔连接金属。
& l% R) h: ^- o. {# q9 m0 y
23 栅上的孔最好打在栅的中间位置.
U, E2 J4 R7 E. O9 p- v
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.
6 x" ^; A* n& a3 b4 j
25 一般打孔最少打两个
" L* ~& x" o$ c+ o$ \, M- @
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
+ @1 w5 H' `3 h2 }# Q6 d' U; T
27 薄氧化层是否有对应的植入层
7 G8 ^$ M) L& Z% t
28 金属连接孔可以嵌在diffusion的孔中间.
$ [" J$ i. o7 F5 p4 S$ F8 q
29 两段金属连接处重叠的地方注意金属线最小宽度
6 ^4 E3 U3 Q4 W$ \; _7 c7 U
30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
7 b6 [$ D- \" t# X' Z$ J
31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。
9 H4 r* v+ L, s, \/ g
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.
# c( R' Y8 Y6 w6 I$ Y+ l9 y- ~9 }
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
) ?1 C/ P, A( K7 d6 v
34 Pad的pass窗口的尺寸画成整数90um.
/ `1 r3 n: P4 U* T$ e
35 连接Esd电路的线不能断，如果改变走向不要换金属层
8 T1 C) Z. e' s2 A
36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.
# ~, C6 i" C2 {# p4 W% {# w" K
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
; N- a" Z3 T& t. x, z2 q$ G
38 PAD与芯片内部cell的连线要从ESD电路上接过去。
# u2 s4 P2 ^( }8 l* d
39 Esd电路的SOURCE放两边，DRAIN放中间。
! n9 E& L3 ?/ ~% |9 e; {& ]$ f& ^
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.
& {/ {$ Y3 g7 A+ @( U ^
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
# s7 Q/ B6 h6 l/ J
42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.
$ J8 S( i& X# \! A7 w, @
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.
; y2 N- _. l: }( ~1 q
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
% G1 X1 g+ p+ D, _
45 摆放ESD时nmos摆在最外缘,pmos在内.
/ T4 O+ f+ p& j4 a: m
46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21中心匹配最佳。
. O! [- t+ _. ~
47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
& [! d7 }( g4 p7 q
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
8 O6 I( h( p) I" H& n$ `
49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。
+ H# @& ?& M( J6 O8 W( e
50 Via不要打在电阻体,电容(poly)边缘上面.
6 _3 C/ e6 \: h' Z
51 05工艺中resistor层只是做检查用
4 J8 l8 V" b- {1 x! q* K
52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
. l; b+ J2 f5 V) r
53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
& ?# ~) y, u/ i2 b* y
54 电容的匹配，值，接线，位置的匹配。
% p$ z; m, z( U. t5 i9 o; ]
55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.
) H4 y2 o2 q- E6 p- F) i
0 r0 _! h* _5 _& Z6 K3 `! `8 Z8 ^
56 关于powermos
0 X l$ ]( t0 @) K
① powermos一般接pin，要用足够宽的金属线接，
* ]: t7 K8 ~% s5 n7 P1 ~
② 几种缩小面积的画法。
7 y! I) c$ t: L
③ 栅的间距？无要求。栅的长度不能超过100um
% q0 `/ V/ E) `( r" L8 a
57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
; f6 R+ Y5 }& J6 s' v; Q& j
58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向
* i- ]" d, ]. A: z1 @3 G+ R0 F
59 低层cell的pin,label等要整齐,and不要删掉以备后用.
5 j: b9 O, r" J2 m% a+ p
60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。
+ p: M5 t# K. ^
61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.
% \8 Z% U7 B6 ?1 G' ?7 H) T) H
62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.
% d6 ^7 m* }+ S3 L% t
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
+ o% J1 e+ |- n" s* X; d
64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)
$ [! s7 t6 U0 m9 B' n9 d
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
6 \0 C6 p, S1 x+ g/ P
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
9 f* Z" @- U- z) o
67 如果w=20,可画成两个w=10mos管并联
+ S" G+ @+ ?: U9 a: \! N
68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
+ p% S" `# T6 `4 T: T
出错检查:
2 ?; T6 A: A; s
69 DEVICE的各端是否都有连线；连线是否正确；
7 C* E. Q. |' D1 \) M) v
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX
! N5 i( |7 ~" \$ G9 c6 |( _( a
71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。
- P- T" }# A2 {" N6 a1 {9 m. M% `
72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。
/ `* Q3 G2 Z. v0 _8 Y7 J! }3 {0 g
73 无关的MOS管的THIN要断开，不要连在一起
+ R' d$ s1 [. q
74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端
0 n A& n8 `6 U! }
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.
k. ] B8 E5 |: w; o( c
76 大CELL不要做DIVA检查,用DRACULE.
# g$ T9 z" n9 |- c% ?3 K
77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.
; s+ x) w& n* q! T' s
78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy
/ X* d8 I' Q; }3 v9 v3 t& s h" e& |
79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.
0 t$ y# j% Q! Q5 w+ Y2 k
80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了.
m& G% d$ t- H4 W3 f& b
81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.
6 Y% k& _: w. @
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.
# ^0 X/ l0 j' q$ {
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.
) ]0 y) h& L% C" E# V. F5 C7 q
容易犯的错误
) x: A2 R4 B. }. j! T5 `
84 电阻忘记加dummy
; x4 E" Z- q6 N% f
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.
- L! s" V% G6 p6 F, v0 S# S
86 使用strech功能时错选.每次操作时注意看图左下角提示.
% U" e( F- \) K* P9 v: a( i. }
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
4 F* u t2 `5 u, o" L2 r7 L
88 是否按下capslock键后没有还原就操作
! |% ]1 i8 x, O3 E2 J) H7 X
节省面积的途径
/ c7 h1 q% \7 r D3 M9 f
89 电源线下面可以画有器件.节省面积.
, u9 u! c/ b! T7 Y7 E
90 电阻上面可以走线，画电阻的区域可以充分利用。
! X5 z+ @ c( ]! K$ }5 ]2 `4 Y3 F
91 电阻的长度画越长越省面积。
% R" W1 a" U, a
92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
3 M! L6 L# M) X3 _7 w7 l9 d' }
93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
+ ` s$ _' s- U! x, ]2 m" c
94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN
作者:
minxia.lee
時間:
2008-2-26 10:33 AM
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
1 v8 N2 x( }) n' z9 b" n7 @$ [
请教二楼，是否一定要这样设置？倘若我按照规则上的最小尺寸来设置，可以吗？
作者:
minxia.lee
時間:
2008-2-26 11:43 AM
22 多晶硅栅不能两端都打孔连接金属。
6 j% y0 q; ^8 x. I7 _4 E+ F% C
做了会有什么影响？
作者:
semico_ljj
時間:
2008-10-23 04:20 PM
"22 多晶硅栅不能两端都打孔连接金属。" 不会吧，我就是这么做的？？？有问题吗
作者:
lethalkiss1
時間:
2009-7-28 08:05 PM
22 多晶硅栅不能两端都打孔连接金属
+ [8 L$ l4 C" b* f. S; h
同问！！！ 不明白原因
作者:
kstcandy
時間:
2009-8-9 10:00 PM
剛好要瞭解這方面的資訊，正好做來參考...
( g/ v) ^: L1 c) C) _3 ]9 @
. @: |% `4 @5 t( f6 y' s! z
謝謝分享...
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2