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標題: [問題]關於某篇文章設計capless LDO 的 PMOS [打印本頁]
作者: jeff710203    時間: 2014-7-13 10:36 PM
標題: [問題]關於某篇文章設計capless LDO 的 PMOS
各位先進們# {+ W3 w' P0 |9 `6 [
                                                                                4 [0 e, V3 K+ h" v2 y' {* }+ k
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
% Q1 ]4 V6 @* T% P; B0 l                                                                                * }) p# {% q" _
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3
: x; c4 [9 p3 h1 k+ K6 f, l                                                                                
, N" Q* E  E( I9 o提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V, N, m3 x  y5 `- E/ n- e9 a
                                                                                
: p/ P5 e% d. e& j以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA6 h; V$ W  d, y1 \
                                                                                5 s' m% u' m8 n3 t9 p9 h
以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下; z, Y- U" u# E7 [& y3 a4 |
                                                                                
7 [, T1 ^* V# A/ O( M感謝
作者: jackrabbit    時間: 2014-7-30 03:02 PM
跟bias條件有關* a6 @+ G$ i& x+ ^
W/L=40000, Id=10uA, PMOS是bias在weak inversion
2 q0 I8 C( N3 O$ Bgm 本來就大
- }' ]/ C& M" p& Y7 p至於模擬的方式, PMOS source 接3V, drain 接2.8V+ _  t$ c) o' U% c; w: E
掃gate電壓看電流, 找Id=10uA下的gm / K5 V" i7 l( x9 \% k
前提是你的spice model 有cover weak inversion (通常不太準~)
作者: finster    時間: 2014-9-19 08:39 AM
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向" j, O# K% J) X5 s0 K+ Z1 c5 Q
2007年那篇算是比較早期的作法了  Z: t- U# Y" @" T8 k
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
- p+ h8 O) T5 v: e後來仔細追究,發現是
作者: laasong    時間: 2014-9-20 01:14 PM
來看一看
$ A4 D3 K$ [" a# j* ccapless ldo真的需要考慮更多的是  補償  voltage drop
3 E2 ^1 V( M- c3 I" k傳統作法都是還會在layout有空間的地方塞一堆電容
6 [9 s$ A+ {! r4 ]+ D3 b比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
作者: finster    時間: 2014-9-21 11:43 AM
現在的cap-less LDO走的是low quiescent current的error amplifier
+ h2 k9 P* r7 v9 X1 c. r( {( A% a以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下1 X# N$ _/ b0 t# f+ s1 y

2 v9 \" v4 b# `2 u: b以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
% c4 O5 @# [$ U5 \: y' W5 ~這是RD的宿命  T: R: D) C4 g
6 y5 w. K7 V- R
作者: hoodlum    時間: 2014-9-24 12:50 PM
cap-less, low quiescent current 有時跟要能快速response output voltage 7 S6 ]) G: v4 j/ O0 d. S& q! }
drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解  _1 d, e, B" ~* q! V' d! l
可以學習一下
作者: augusta    時間: 2015-8-29 03:20 PM
學 習 一 下
作者: engineer    時間: 2015-8-29 09:29 PM
又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。
作者: casper1983    時間: 2015-9-19 01:11 PM
最近有一些需求，需要用到capless ldo，來參予討論一下
作者: 大澤@FB    時間: 2016-6-25 10:51 PM
感謝分享。我來研究研究一下
作者: 何建頫@FB    時間: 2016-8-12 12:59 AM
感謝大大們的討論; X* r5 o9 M! r/ d% g! d
小弟來研究一下
作者: martinlin1688    時間: 2016-9-20 10:36 AM
最近正研讀這類電路,還不清楚設計考量
# c9 ^& h8 q+ e/ X
作者: Juneje    時間: 2016-12-6 04:19 PM

; s% v  }' y' R: xThanks for your sharing  It's a good reference for me.
作者: shuangzi    時間: 2017-2-20 04:49 PM
感謝分享。A good topic to discussed.
作者: shuangzi    時間: 2017-2-20 04:51 PM
大大見解獨到, Thank you. j4 Y% f) a0 i! P

3 D, ?" _+ N0 r  W
作者: t3269713    時間: 2018-12-6 05:18 PM
最近讀這篇也有一堆問題 : m' ~( k/ e* P3 F; L( Q* C
極零點分析 和 電路的動作原理都有不清楚的地方
作者: mky95361    時間: 2019-1-6 08:45 PM
想看一下隱藏內容                     
作者: andy2000a    時間: 2020-8-6 11:19 AM
  看下  是 發現如何 設計  capless  LDO
) v& ]; r+ ?1 J) ^4 x
& Z  y# `" W( ]
3 v* W2 A& K& m. j: r( V# a* n( j0 _3 ~
作者: lin7237226    時間: 2020-8-26 03:18 PM
感謝分享~~
$ g" @  L7 A$ z. L
作者: vindiesl2000    時間: 2021-2-5 02:27 PM
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝
. q, l' @7 K4 X( @: x



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