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標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？ [打印本頁]
作者: CHIP321    時間: 2011-12-30 10:35 AM
標題: 懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？
本帖最後由 CHIP321 於 2011-12-30 10:37 AM 編輯 ' g; T3 j, g! ~  Z2 T

; X9 w8 \% V3 `多次測試中
; ~# ], ?' k6 D---------------------------------------------------------------------------------------------------------------
/ m7 Z0 O: E: B+ ^2 j/ R' t% d" H% ~
% k( G. c! V3 ^* _: w  x
VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。% }4 D8 v2 V& E! d$ _9 z

  `% @1 H7 b6 }疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
9 a7 ^2 t4 |% N
7 q& d% l' M  v1 K----------------------------------------------------------------------------------------------------------------1 E" T5 D- n- G8 Y3 A8 ^# i4 Z
PS：
) S  v% w# _. y& b# h$ G* E4 l. [0 s1假設電路結構是模擬+邏輯電路，無SR
% T3 _2 X' w% u4 \$ q! ^2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值$ S, d$ I+ x/ o  B, b
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset# ]" T% c+ w% f. h# V9 X( K( b; _

' M& ]0 n9 C7 v0 z: \' g& N. X
作者: marvel321    時間: 2011-12-30 10:35 AM
我的理解如下，希望LZ采纳：
! [9 D% |: X% o) B2 Q+ n5 F3 X* M% ^1 c4 O
假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
/ G. r' e+ Q% Y0 P$ S假定初始状态整个电路处于0电位，' u4 N- D; I# v( {
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
; c0 [! _+ D# d8 ?2 |. g, b+ T, qVss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；
  o5 P& _& Z$ P" D
7 a7 V4 y+ N6 y3 ]* [, i: n$ S% J如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。
作者: sendow    時間: 2012-1-31 11:22 AM
首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
6 D) u5 V/ j$ [$ `                                                            2. Junction順逆偏造成的差異
+ ^, p: D; O) S5 e3 }4 g! n; w$ v* l: F) q0 g+ M, h
再者如果是單顆元件應該有接近的HBM level
( x( X( x$ U0 W3 @* M如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
* P) p+ }, V6 @- O/ R
1 W% t2 v6 o& r* h但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~ $ |/ f; D* s8 _9 a9 ?+ K+ J4 G7 A
system level有時可以排除很多在chip level遇到的情況.
作者: postme    時間: 2012-2-11 11:44 AM
多次測試中
# v9 l; J% ~# q% q1 Z+ c+ P---------------------------------------------------------------------------------------- ...5 e% x) X9 X* j9 i  O( p, x5 w, U
CHIP321 發表於 2011-12-30 10:35 AM

/ ~% Z* z5 e& ^! Z0 Y* e7 m
0 J0 B0 [$ S" a" y( Z2 d看似相同的注入出现不同的结果，好奇怪，测试点的对称性
作者: postme    時間: 2012-2-11 11:45 AM
应该是接地线的分布参数的问题我猜
作者: postme    時間: 2012-2-12 01:40 PM
看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
* X- N( D2 ~3 rhttp://bbs.innoing.com/thread-11817298-1-5.html
作者: sendow    時間: 2012-3-7 01:58 PM
沒辦法畫圖, 大家聯想一下或者自己畫張圖,
) x. Y0 V; }$ w: F. ^2 ~6 X* E; E# p) I' J* X. O
舉例GGNMOS single device for HBM test
( l/ }/ S" a9 m% r& O6 ~- gonly 2 pin (I/O and GND)3 x# k1 e% B7 N
& c* k4 u& W8 O  @2 W0 x
GGNMOS (drain-I/O; source & gate & sub - GND)
8 O  b' p3 D2 Y9 F* m! z2 z記住ESD一個重要rule, drain contact spacing會放大,' I. K6 U" R- Q% U

. o9 _7 M# R6 i) ~假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
! O4 Y$ Z0 Q6 b$ a9 B7 i反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K& v  n" `2 |# q6 @; j6 _- F

" E) ]6 x" ]. j5 A) ?+ n這是最簡單的情況下說明了, 如果是circuit, path更多更複雜, + n1 o3 b% d/ S: E" f, l
要考慮可能反過來打負電壓其實是沒有ESD bypass path~& [% J2 u/ l! s" ?

3 ?! c/ K- [2 v3 M: A- I7 x+ e( v+ [(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)
作者: CHIP321    時間: 2012-6-5 02:27 PM
回復 7# marvel321 & _4 I! E$ p8 @/ C
Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。) O3 I& S1 A! Y0 @7 P% \: _
这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
1 T2 D; K9 X/ \0 B搜集到的可能的解释有：8 {/ y% j, W% A: J% {
1 O4 V, W5 W1 N  |! H
1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明). o5 W; s+ G# V
2：从两个不同测试，不同端口看，电路拓扑结构不同' F. a4 `1 Q5 g: D
3：机台测试电路与测试模型是有差异的，差异导致不同- w5 Y4 a+ |- e
4：浮栅初始电位差异/ o$ q7 u9 J1 j, F1 [0 z6 b
& [' S; C* Z: Z; C
对于1，缺乏更完善描述问题的资料，不理解。$ ]0 t' f0 Z! ]. k! N2 A8 R! u
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？. L/ Q7 T# q9 g1 N' S" @
对于3，缺乏资料，待验证: C/ b# j9 l/ G/ ?9 _
对于4，我最认可的答案# F( l2 K3 C$ a( p' {$ f
1 D& ?4 d$ a" K9 p2 q$ a! ~0 u
但是
: l5 Z" {" a" B5 }, ]( V若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。$ B$ }3 B+ \5 b  S: F
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。7 @: a7 }; E& F, [& E9 l
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。( U" t0 J$ I5 \
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。' b2 j& Y7 ?( l7 ^" M% m

, ~+ d9 l" u- X问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。% G2 `- n, s9 v; f
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
* o( ]2 k: E) m* m8 `0 R0 M$ G0 O悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。



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