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標題: 模擬OP時close loop出現奇怪的振盪現象 [打印本頁]
作者: Bookert0921    時間: 2010-5-21 06:45 AM
標題: 模擬OP時close loop出現奇怪的振盪現象
大家好：
  x1 [7 J. b+ K2 l
4 y  |1 ~9 P7 f& l小弟現在在模擬一個Folded cascode two stage的OP% W; T. D' R4 _6 R; b+ J' x
其open loop的響應一切正常，增益約為90dB，PM=70度8 a  {  K, o4 r) ]$ J. f
但是把它接成close loop測試其settling時出現奇妙的振盪問題) j/ `( k, n) N1 F( w& k' f1 [
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
# T) e. P5 y3 U. M6 p4 u不知道是架構選取的問題，還是有哪些原因是沒考慮到的
0 E. T' s5 h" C( p. D8 \煩請專家們抽空給點意見，謝謝
. g; N: D# L) E% N
; P! g$ j. Y# _( B- \架構如圖:
4 c- u6 X7 R7 r+ R) w1 ?, t[attach]9753[/attach]6 ]4 |1 H. a0 o4 T* Q; T' H0 G) w
0 z4 A; W- m) }+ |
其響應如下:
) S* G* d. W$ b0 Y( w[attach]9754[/attach]
作者: arsenal_he    時間: 2010-5-21 08:22 AM
Try increase compensation cap.
9 s. O4 h! P. g" m4 mRe-run ac sim again while adjusting the input DC point
作者: Bookert0921    時間: 2010-5-21 09:06 AM
您好
1 ~0 ^! m! {4 }9 p- F+ w
# w# _: ]* _, ?, c; Z我原先的miller cap是4pF, totally frequency response如下5 Y6 G+ r( C0 s9 F) ?- }* T
[attach]9761[/attach]
: w- X: U7 l% @$ k4 F) ]5 x% O# ^6 y
當初一開始就覺得是phase margin有問題，可是怎麼check都不像
& `& ]0 _3 K2 {9 A8 c當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應5 N* S& K: \3 a1 ~% k
[attach]9760[/attach]/ Q; M! k9 W5 t' D

# D  N8 r8 C/ e3 f$ p就只是振盪變緩了，可是整體現象仍不變/ d& S8 F6 Y/ b6 V1 @" _2 J9 S
不知道該怎麼辦~~感謝您的回答
作者: arsenal_he    時間: 2010-5-21 10:31 AM
本帖最後由 arsenal_he 於 2010-5-21 10:33 AM 編輯
9 _% f& S4 f% t8 F" Q% S* W6 z1 K3 x4 p8 {
How about set smaller plot step size?
1 O" S% U6 g/ W, PIn addition, how did u connect the close loop?
作者: suewe    時間: 2010-5-21 01:08 PM
請問一下，run ac & train分析時，在output端的load是相同的嗎?& r) W, y/ s7 V
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?
作者: Bookert0921    時間: 2010-5-21 05:26 PM
感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
! k4 e: B* l$ \, c2 L6 W5 ?3 e您說的將X軸的time step改小我試過了，仍然得到一樣的結果' d) M8 s" L5 l. W, N6 F2 n5 r
其電路的接法就如同傳統的unity gain buffer如下
7 P( F% h. ^3 c& m; b; H( E在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
6 X' o  M+ k7 a0 g[attach]9768[/attach]
( G. w& Z; r1 A9 I很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示; w3 S# H1 I4 C& |( g
此時的slew rate就"看似"為正確的6 X0 O( E$ W2 A& R3 _
[attach]9770[/attach]
8 o$ t3 {! e( i9 i4 ]  N6 e但對Y軸zoom in會發現還是有奇怪的振盪信號存在
7 E8 w# c6 W3 }) m[attach]9769[/attach]: i7 |: Z( S. A4 M' n
打弦波去做測試，發現在input為100-MHz時. D! L+ ]+ X% ~! g
會有一個很明顯的反轉現象，關於這個我沒什麼sense$ A3 ?' W4 z! k3 Q* y/ y2 j
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
8 j8 e% v8 [- m6 C& ^% W! o[attach]9771[/attach]
; s; V- W8 v+ d3 q5 f+ h在小弟的認知上，open loop的PM對應到的是close loop的damping factor! {* O% f% ]* U5 i. x5 U; \/ f
大不了就抖一抖，但在PM為正的情況下會越抖越小' O$ s! f  w$ N# u( |
然而這個現象比較像是在某個點上滿足巴克豪森條件6 E4 q8 H+ F6 d8 q
能力不夠實在是無解，或許是我電路有接錯也說不定
作者: Bookert0921    時間: 2010-5-21 05:34 PM
以下為我的spice code，煩請有心人士不吝指教2 Z& ]" ?. m  c' T( G9 o$ U
因為有點冗長就用貼圖的
5 a9 O/ J# V9 l$ {5 l$ s
, u  E9 l% d# m- f- y[attach]9772[/attach]( F% ^- f, ?2 q% a) N
[attach]9773[/attach]
作者: hoodlum    時間: 2010-5-21 05:41 PM
請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???- c' ~0 Z% {* x$ M
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些% |- G+ g" b0 Q( `
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來9 b1 A) S' R5 F" ?7 U8 q6 n
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的5 Z6 ]) l7 A8 z4 i$ |
頻率響應結果並無法對應到你的暫態響應結果
作者: Bookert0921    時間: 2010-5-21 06:49 PM
我貼code好了，剛剛發現點圖好像除了我自己以外都要錢- a3 e: N8 g, f: [
真的很抱歉，我不想故意歛財2 P. m- [+ S1 h5 [3 f- o
* W2 B+ ]8 g0 ^2 E/ @
以下為第一部分- [5 x- z3 G' ]; [( d
, A; m2 g+ k9 c7 b# C' @
.option post accurate acout=0
4 P( i4 e3 b( _$ A! b.global vdd gnd!7 W8 k. _, U* ^- A
0 A% o1 @6 n8 ?* t; ?
****** Supply ******/ ?& `9 w" }/ F
: `. h) b$ K: R! ?
Vdd  vdd gnd! 1.2
# d8 q  s% @4 U6 uVss  gnd!  0  0
; `' M6 w$ |6 ^2 dVin1 vin+ gnd! DC='vdc' AC=1% m- K' ~8 x* [' B+ S+ m
Vin2 vin- gnd! DC='vdc' 8 c% Y+ ~# |0 P, r' I
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
$ L6 H$ q  D# c0 w1 aVin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
6 _4 t5 N+ }* [- P- O.param vdc=1$ v& y* D, Z/ c( n* ]$ s; a
**************************************************
1 S3 @. ^3 n" @; V: Q, I5 b. A9 s- y+ f3 ^$ `
*bias*
: m; J8 e1 e3 {4 ~' m7 E9 x% T( p- h( |5 a  u- v
.subckt BIAS vbiasp vcascp vbiasn vcascn2 n4 M4 a2 F( f  X

" K, e# Q9 t8 F: ]8 J' W3 iM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=17 d' R, z8 j7 O. a! C+ M
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4. w4 I+ S/ f. |3 e; |% q# o
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
  B2 b3 E, b% O2 Z, |2 ?( A2 TM4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1/ S$ [5 K8 j! @. E& f+ H7 k
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=15 h! y% M! E& v- P' |
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=12 r7 }% @2 {6 q' W% V
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
7 c. p/ K& J& V( y" o; x0 g5 lM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1, }9 z8 y$ p9 C) w( s9 |, U+ ]
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
! Y& q2 ~# s1 R( _M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=15 ^. b$ I. @$ H1 O1 b* o! l
M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1/ F! T4 U  t: b  I2 \
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
) W4 M0 {8 V; \* T3 ?. G! pM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
" R& H5 A1 c7 a. F% w* vM14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1( M) O) s+ _$ v+ r- k' Z7 i
Rb        nd        gnd!        2k# }0 d9 T$ S' V- m6 q7 O

( M% E1 h& A% i3 [: n3 M7 [*start-up*0 T/ K9 t2 g% m, |8 K2 c
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1& H5 d6 n3 }& R5 ]1 X5 ^# Y9 V
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
8 R8 G3 y' J* d  A8 kM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
9 e8 Z5 U" p9 W* X# ^+ B' IM18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
4 a" ?0 |% N- v4 m" n% y3 I4 d: A% I3 Z. I1 f
.ends# T+ M  `1 \  V. W9 _/ U

+ Z' g% ^) R$ ~+ z  v' m3 TXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS( x, S4 \8 P  A" C8 B
, n, V) v& ]; A
*first stage*
) ]8 Y2 b9 t* z( X' c5 |Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=106 i# W& ?# U+ B
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
4 e' n# r1 O, e4 o+ j  l3 b8 PMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test% B4 T1 @! q$ x
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4( O% v# H  E$ }8 j2 F- \8 I7 y) G
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
" m. `# `! a! V2 o1 f" v/ TMq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
! W$ f* E  y% a. t( qMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1/ K, a6 M" m! p7 E! V% J& V
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=17 n  M. c0 T3 R' M1 @" _
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
  x$ |6 F" u3 x' m7 x$ V5 `8 \Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
) \9 G/ L) \- c- C" ~5 Y5 aMq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=16 Z1 v  x% {# u
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
" S3 F2 \; s" {7 f1 s7 ]Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1
作者: Bookert0921    時間: 2010-5-21 06:50 PM
以下為第二部分，感謝大家看到這邊/ `; k) d& o2 g$ H6 H. m
, a& g# b( N5 r# m$ Y/ f- X
Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13# c; M! _* @& ~+ u9 W
+ \+ r, b3 f% R7 s
*two stage*
) m5 b1 q, E: d# T4 B. q# a: z/ N# Q0 A+ c! `
Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
0 ^7 R7 s$ X3 yMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
' ?; Z' D- M! E7 }5 f7 y# N
# g/ ^  h& t6 @: ]: mCload        vout        gnd!        200f
1 U7 J8 |( L3 i1 p5 o, P' a/ F: |! g- ^" |. M, ~! ?' y7 R8 k) l
*lead compensation*
- S# k5 _/ Z8 y* {7 OCc        vout        n7        4p
1 V! R2 W3 S# N3 v+ aMc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=19 u& V; z- f( l7 I8 {' q
*Rb        n7        out1        'Rb'
6 x, D; i, Q$ j- N2 {.param Wc=0.8u9 l0 Y. v* y2 w& ~! x% B

3 K9 }9 E5 M' g; d0 Y****** Analyplysis ******
* s; d( u9 x+ J( s( V& r' L.op; z5 g- t! c# o7 j5 z1 C3 |; ]
*** DC ***/ [; O+ k1 k9 V( D
*.dc vminus 0.59 0.61 0.001
9 C: ]: |2 A* p  S# y* s*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
" ^; j4 a3 O. A1 g, \: x: k, s. u*** AC out ***
1 W1 {( a! v# x! g*.ac DEC 100 1 200X' \9 f7 B. ]% b, q6 L, j
.measure ac         Unit_gain_freq         when         vdb(vout)=0
) }3 F3 n# x% T: T6 [& r.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
2 ^' |( y% W- B" P2 n2 z5 O9 i.measure ac         gainmax         MAX         vdb(vout)4 W5 T* ~/ _5 i4 p5 e* ^4 L; C! U& T
.probe ac PM=par('vp(vout)+180')
8 G! D& H3 r& B8 }.probe vdb(vout)7 B7 W2 x* R, T- l" F% e! C  a
.probe vp(vout)# _% s  [. y: n9 ?1 p2 X9 h
.temp 27& I/ Q* e& v& U) |& l+ r6 I7 d
*** Slew Rate ***
4 V7 Z4 x  l& X.tran 1n 2u *100u/ F7 a% g0 {, O! T7 j
*.measure tran UPSR DERIV v(vout) AT=0.5u
+ _7 D( r: W( m6 b  }6 v# i, Q*.measure tran DNSR DERIV v(vout) AT=1.5u6 n$ U' G7 o+ G: L' f; o% S

% m& \2 K4 A* r8 [! ^1 F9 X.end
作者: arsenal_he    時間: 2010-5-22 01:13 AM
You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources
作者: e2000    時間: 2010-5-22 10:35 PM
看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
( E; l# I& s. y. A" z' v8 R6 A/ U不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大
作者: dennishsu123    時間: 2010-5-24 02:22 PM
檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值
作者: li202    時間: 2010-5-26 09:35 AM
VDD才1.2V, 5 J/ U0 v4 i. l* _7 [: Q0 D
輸出端又是class A, 怎麼能夠讓你跑rail to rail??$ P( S+ P* c* _) M1 m
Vin能到0V也是大有問題,輸入端也不是rail to rail,
1 z# \7 K( h0 }, P  b$ z3 e2 I4 @+ h  sVin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
4 V+ N2 w6 W4 g( o) NAC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍$ g6 U5 t* q* L5 k% a( d- a
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了7 w6 i7 e/ T9 [; v- v* Y
. y; A/ _9 X' P) X; ~
這是新新手常出現的問題
作者: Bookert0921    時間: 2010-5-26 05:09 PM
本帖最後由 Bookert0921 於 2010-5-26 05:10 PM 編輯   W# r1 D1 o" a- T3 Y' [% e

0 y5 a0 e/ {' `* Z# O: s7 \我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題$ I, w- g5 x* k3 }& A& B: o
期望可以學習到更多的東西3 y' Q3 |7 O: S/ G8 E0 W) M

$ S/ n+ y; Z5 _# @; Y* W% {回應阿森納大! n: Z9 P8 Q1 Q/ [. i, M0 L
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出' |4 F1 e# ^0 H3 a' J, S
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
+ q1 {) J, B  o6 l, W7 T+ t以下圖為例，是一個PMOS input的two stage OP1 V3 b- ~7 [, S9 n+ m6 ^0 Q: _
[attach]9808[/attach]
3 p* n6 H* _8 W- ?9 N當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升0 ?' ]( W. y' I
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值- z% h% g; M$ O9 `; @# m
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
- U! g, o8 b, Q最後逐漸將他充到接近VDD而完成一次buffer的操作
; L! h4 T8 `+ W/ l* c, p5 T/ L+ \/ v4 a7 a/ _/ ~' @
而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
7 }: I0 ~: {( E4 G我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的; c$ K/ Q  B3 i7 S1 u
" }. O( Q1 {% }  l$ p& }4 h/ Q6 h
回應e2000大
+ f! F9 j7 @; B( ?channel length是為了在低壓下實現出高增益的放大器3 c  M$ c; W' g# d) Z
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算, c$ C7 r" o' q
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計
作者: Bookert0921    時間: 2010-5-26 05:10 PM
回應li202大
2 a% C; x$ E+ ^6 J輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
! Q7 f" ?) a$ h9 l6 ~仍然有辦法把電流源hold住或者把它全部導到地- M% G! {; {. T
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
8 Q9 i/ l5 d- X4 d我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限# r" ]( W0 s4 B7 W* ~
而PMOS要注意的是common mode的上限，對NMOS input而言
1 K, S2 K; K. ~$ j1 V( w6 C只要操過那個點之後電路都會維持在saturation region
) a# O5 f7 X6 O; r而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation3 |3 L. d8 Q" f" M0 q2 Z, d& J
所以應該不會造成其他電晶體跌出saturation外3 s& M' V/ S1 A0 g7 O
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
- v# t2 L# d+ K/ b2 \若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現
作者: Bookert0921    時間: 2010-5-26 05:11 PM
後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構0 o, Z8 a$ y+ u
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
  E7 O2 r3 p% H* a8 r當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)/ l- I0 ~5 p' z" T# V7 K- r9 [
[attach]9810[/attach]
' @2 @& H& D5 m6 Y7 @5 E. P( q但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
$ A/ D; v0 N/ w9 ]所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大" s7 Q  i8 }/ B: r1 R  x0 k# M
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓* y# ]! v" b5 O$ C& A$ h7 u4 C. P

+ n  R: I8 J+ M1 ], R/ {) y如果覺得小弟哪邊觀念不對，希望大家不吝指正. u  t' j# l$ U* @2 c
電路設計就是需要被大家教訓一下，才會刻苦銘心$ j/ ^) W/ l7 a
以上，謝謝大家
作者: semico_ljj    時間: 2010-5-27 10:08 AM
回復 17# Bookert0921
- k; p0 u3 D% r4 c) W: K# V& X0 l我觉得可能不是这个原因造成的！
作者: chungming    時間: 2010-5-27 11:50 PM
your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
5 ]4 {6 Y, N% C$ O+ T5 routput command mode range is Vdsat7 to VDD-Vdsat6* t  b, M: L* j* u
7 q; E+ D3 t. A, n; `
if this opamp is connected as unit gain buffer,. j) G# E- L1 i9 a
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)) n, w& ~& i% d) @" B4 d# G
, ^# m& z$ e( g" E' G5 y
don't trust simulation too much !0 r, ^' O8 C+ l% u+ Q
If you really want to design a real world opamp.
作者: Bookert0921    時間: 2010-5-28 10:44 AM
謝謝chungming大的回應
6 f- X+ [. y6 T- h; ?可以請問一下，考慮上述in/out common mode的情況下
7 f; \% c  a! y接成UGB為何在模擬上仍可從follow input的方波從0-VDD
作者: chungming    時間: 2010-6-5 11:38 PM
謝謝chungming大的回應
. \. |* \' _4 P4 w* t$ t# n可以請問一下，考慮上述in/out common mode的情況下
9 b8 _- W0 n2 |  e: ^! c& R! V7 _接成UGB為何在模擬上仍可從foll ...
6 p1 f$ q  r# m" q4 ?, Z3 }Bookert0921 發表於 2010-5-28 10:44 AM
% u+ a. e* y) H

$ Y% _8 F+ Y: p% B, j/ t4 N  z+ d/ P: z+ ?
    呵呵~~~
" g6 j5 \$ k  z" b依我看你的輸出波形並不是從"0到VDD"都可以follow阿
8 L8 l! [2 l- }9 K5 U下限沒到0阿 況且接近下限時訊號已經沒follow了+ z2 s7 C; k" ^9 ]) P
(拖著長長的尾巴要很長時間才接近0)% R( R6 E: w5 W  F7 y7 z- Y
並且接近VDD時 已經震盪了% d9 z$ {' C( W5 O+ K! ?5 r5 o7 N
怎麼會是有follow呢?
作者: tain    時間: 2010-6-7 01:45 PM
DC bias上  
4 N7 `( _8 M; p# Z( U( ^' XId(M3) 要略大於 Id(M1)=Iss/2 是比較好的設計
4 x. |% C4 c) L9 I8 W4 g所以當Iss全數流至M1上時
4 Q' V( b4 L5 Y* B; z5 QM3也不至於完全關掉
作者: Zuman    時間: 2010-6-8 09:27 PM
我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~



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