Chip123 科技應用創新平台
標題:
請問關於動態比較器的問題?
[打印本頁]
作者:
bancroft
時間:
2010-5-17 01:22 AM
標題:
請問關於動態比較器的問題?
本帖最後由 bancroft 於 2010-5-17 01:41 AM 編輯
# o0 ]$ z. u+ [3 \ Q3 p
; H8 w0 [9 M( x. H" }4 t: {( X
最近，設計一個Latch-type voltage sense amplifier，
, j$ d: e7 Q$ {, t* x1 S( a. n* k G
即有clock先把輸出做reset至0或VDD，於另外一個clock狀態下，即作輸入電壓比較的動作。
" {/ t- W. ^. z" \
在前模擬時，兩輸入電壓差可少到1uV都可比較出來，
; z N9 R6 M* z. q6 N: c# n
可是在佈局後，就完全比不出來了，也可以說幾乎沒功能。
9 \; V$ h9 c% q, b0 B
我後來測試就其中一組MOS是佈局，其他都利用schematic的狀態模擬，
+ ~( S ] X, @% ]7 v
光是這樣其可比較的電壓差也需到0.2-0.3V左右才可比較出來。
/ _, i% ], h" y# M
後來發現相對的MOS其走線要一模一樣才會比較好，可是還是沒辦法像前模擬一樣。
3 v5 V" Y( \1 M3 ~5 M' S( k
可是如此一來，也不能做同重心的佈局，即會有製程濃度梯度的問題產生。
* U$ I6 P2 t# S2 x9 c* o h
所以不曉得一般動態的比較器是否才會有此問題，
% r1 f2 l1 v& g5 ?
因為之前用過對於一般不是動態的比較器，前後模擬也不會對於走線的匹配那麼的敏感。
' C1 p6 L" e$ ~7 g0 g W" N) ~
即使利用同重心佈局，不是動態的比較器其結果與前模擬也不會差得太多。
3 J& g3 V- V7 Y3 X$ M
! {, {: O, u8 U) }: _8 L
所以想請問各位大大，到底是什麼問題，還是對於動態比較器的佈局應該怎麼做才對?
2 i- a: d% q$ \: `1 \
另外對於動態比較器可以去測其增益為多少嗎?因為是clock控制，不知道怎麼去測增益，
/ J5 `' y; y; j/ E1 R1 I/ m
還是要根據比較器最小能判別的電壓差，然後跟據VDD的值，去反推增益嗎?
) g6 ]- f- G" X+ T: V
0 l6 R9 I; k$ o" u! ~
我想在請問一下，於latch-comparator前一定要做pre-amplifier嗎?
! C! z. M( d- ?+ @# e" i5 o) Q9 p* Y
於其面的模擬中我沒有設計pre-amplifier部份，就直接是動態比較器的主體，這樣會有差嗎?
. Y6 f: [0 p N9 {# s& i
3 `8 p" L' P) B
麻煩各位指導，一直很苦擾，不知道怎麼解決此問題，謝謝!
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
Powered by Discuz! X3.2