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標題:
如何把wire load設為0, 在做synthesis時?
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作者:
klim
時間:
2009-11-11 07:09 PM
標題:
如何把wire load設為0, 在做synthesis時?
我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?
作者:
petert
時間:
2009-11-18 05:00 PM
如果你用Design Compiler
) t, d3 R/ c2 |: F) f
1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
) V# V* v0 S& Z. S# w. b
, N4 }7 Y) _2 a% A
default_wire_load : "ForQA" ;
: |4 m7 ^' p$ Z6 P! C8 V
0 T# h) w: @. K' C, M; o( H
/* QA wire-load */
! o8 |, p! K9 N# H) C
wire_load("ForQA") {
, H U' ~* z( F" Z, F! R
resistance : 0;
, q/ R) y1 C0 j' K
capacitance : 1;
8 f* G3 U9 o2 @. p- J; w+ g( ?
area : 1;
$ e+ @7 F3 G2 k+ d% X* b, W
slope : 1;
& x0 d: O- X: q/ q% C% c' w
fanout_length(1,0);
}$ }7 w0 E2 i
fanout_length(10,0);
7 t' R& y7 p$ k! I
}
/ F- z: V8 E* x7 H8 ~
' {* {1 d4 H$ m# z! j
不是 default_wire_load : "ForQA" ;
5 N7 i1 l( w( k) a* ?
則 script file 裡寫
- t% g" a, Y! N& F2 n& x
set auto_wire_load_selection false
6 H' A" w; d, d$ r/ c8 D
set_wire_load_mode top
' ^6 _7 V3 g( m" g
set_wire_load_model -name ForQA -library <your_library>
E& E6 }# m+ y# |( p) G
/ `3 h- ?. `" w0 d4 E
2.或查用 set_load 0 ... 的方法 for all ports and all nets
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