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標題:
關於加guard ring 以及在lvs的erc error
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作者:
gyamwoo
時間:
2009-10-23 01:06 PM
標題:
關於加guard ring 以及在lvs的erc error
各位好。
7 L' R5 C: i6 ? ? t# J& _
我在CMOS_Transistor_Layout_KungFu這本教layout的小冊子中，在guard ring(GR)的部份讀到
9 h( W2 z7 y( T
NMOS要加 N型GR接VDD，可以吸附N型少數載子
# e' f3 N8 q Q/ _- F
PMOS要加 P型GR接VSS，可以吸附P型少數載子
$ Z% I9 o! V5 z8 s( [
5 }4 S8 } m% F* X
不知道經驗豐富的你們是不是都這樣做？
4 F7 o- p- C! N, a6 v. h
一個BLOCK裡除了所需的POWER之外還有兩種型態的GR？
# a* D6 X+ T, K" q
我覺得這樣有點麻煩。因為我想若是不管N或P，只要在外圍圍一圈N或P型GR，異性相吸，同性相斥。相
- f( y% d1 N" n2 \
斥的載子會因為空乏區的關係要走比較遠的路徑跑到別的BLOCK，這樣的影響應該相對比較小吧？
& ]% @; y7 B4 u: z) l4 W
, {- o4 r7 _* ~5 K
另外，我是用TSMC 0.18UM的製程。在做lvs的時候也會有做ERC的檢查。我因為多加了這些浮空的GR
+ E# ^! D* p9 ~1 J. d5 ?
造成我ERC有錯，是不是可以不用解掉呢？還是有方法解掉的呢？
+ u; t _8 F+ q3 w2 s2 T# v7 i% a+ l
附一下我的圖： 上中下的GR都是ERC有錯的部份，我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
$ k1 j2 B. s3 l ~9 y! j! r
) b( J( ]8 i- u. z
a$ `5 {0 h/ Z( I: B2 q
[
本帖最後由 gyamwoo 於 2009-10-23 01:10 PM 編輯
]
作者:
gyamwoo
時間:
2009-10-23 01:09 PM
小冊子好像沒丟上來@_@
' q$ Q; P9 T8 X% A0 L
小冊子好像沒丟上來@_@
, v6 ]! i+ n$ T- ?5 p
小冊子好像沒丟上來@_@
) w, a7 q- n+ Y6 Q$ i
小冊子好像沒丟上來@_@
! R$ T# ~! c M4 y" O* b/ x8 N( O: ]
說實在的還不太會用chip123上的功能
作者:
clarkhuang
時間:
2009-10-23 01:15 PM
如果確定都有連接上了 此錯誤可以忽略掉
作者:
motofatfat
時間:
2009-10-23 02:01 PM
我因為多加了這些浮空的GR'
5 @1 G# s3 ^* V1 X9 ?/ j# C
造成我ERC有錯，
( U9 [+ \% T) N! n! V
是不是可以不用解掉呢？
; S) I3 a7 W8 [* `. |6 Q" t
還是有方法解掉的呢？
; ]9 `: h. \: f4 O
9 A6 i) K% Y- t4 ]9 Z8 w
儘可能不要浮接
! ~. D+ c2 r3 y6 H* n1 t
* L" E) \+ |* d9 F. N# W0 a$ w$ S
如果確定都有連接上了
* T" K$ N, U3 c- Q$ ^5 @
此錯誤可以忽略掉
% H4 b( H, V, |% P. g P1 \- V
因為
) {6 i6 u7 s, M
有時候是 POWER NAME 沒在rule file 上
" u* o4 I* c, a0 N! A, X
ex:rule file 只認 vdd and gnd 是 POWER 和 GROUND
3 S3 |/ K9 \! M, H( k
那你用 dvdd dvss 就會出現
4 a4 E+ {/ l) W
floating nxwell 和 floating psub
+ ~' b) h/ F# o
, M% j9 ?) {- D
有時候是PSUB2 造成 一些 獨立 ㄉ PSUB
/ P, y5 Y" a' q2 L- C
* J* B/ u- P) I! M" x2 b/ j
我問了CIC都沒回應我…難道這是非常小兒科的問題嗎？
* T7 B; L/ `" W3 J) R
------
. E7 _, J K1 p' O8 o
被你猜中了 通常只有菜ㄉ人 才會問這種問題
% c4 M5 B6 e$ e, x
就是常有一些菜ㄉ問題 讓 教授們 不想去回答
! f0 @3 v1 ]! P. G- X
所以我有空 會在這裡 哈拉 哈拉
作者:
skeepy
時間:
2009-10-24 01:28 AM
你的圖浮接的PGR OR NGR有確實的用METAL接到VDD或VSS嗎？
' {. {- i3 a! x' o9 {1 t* e
你的LAYOUT DEVICE不是啥特殊的,這兩個ERC ERROR應該要清掉
8 p$ R: K1 [& S6 W, W/ Y) N
才是.
作者:
12345
時間:
2009-10-24 11:17 PM
從圖看你的pring是floating,沒接到groud,erc會抓一定是沒接（但有的是有接蛋沒給ground name,這樣也會抓出來),我是會把ERC都解掉,建議ERC也要都解掉才算OK,不過有些ERC寫的人沒寫好,有些會有假錯,譬如hot well,也會被當成沒接到POWER,而抓出來,或者NMOS做在NWEL當CAP,這也會抓出來,會寫command file也能自己加上一些erc判斷,來讓IC WORK機率提高,commmand file還是人寫的,寫的人不一定會考慮很週到,自己會寫最好,不然就是給專門在寫的人去寫(大公司都有專門寫command file的)
作者:
gyamwoo
時間:
2009-10-25 12:56 AM
那兩條GR確定是會拉到chip的pad上，量測時會給vdd跟ground。
2 _1 g' g+ a. j9 q
我覺得會認為是floating是不是因為我沒有接到任何一個mos或是device呢！？
作者:
gyamwoo
時間:
2009-10-25 01:11 AM
另外再討論GUARDRING(GR)到底要不要跟POWER接在一起，因為這會讓LVS簡單不少
( I' w! U* s2 M$ o9 D/ m3 T
是這樣的啦。以前在123上面看過說GR可以跟power接在一起，但GR的效果就不會比較好。
3 y* i' u% a$ T* _% C
畢竟GR是要吸雜訊的，另外GR跟BODY或WELL會是逆偏的PN接面，有一空乏電容；如果接GR的電源或地是不夠純淨的話，其雜訊或抖動的電壓會不會耦合進電路降低CHIP的效能呢？
' @/ m' G- D0 }0 C9 D
好苦惱喔
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) b( J( ]8 i- u. z
' @/ m' G- D0 }0 C9 D