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標題: dummy 接點的問題 [打印本頁]
作者: bbegg    時間: 2009-9-17 09:28 PM
標題: dummy 接點的問題
想請問一下,
4 l" n0 Z' k" a* R; }5 l4 s) P一般在擺DUMMY的時候,如果是電阻或電容的dummy,那DUMMY的電位應該接到哪一點??% ~0 x8 w# d/ y( i0 Y
VDD還是GND呢?
! O6 m- {' X( g& {7 O5 d
6 R* y- }4 D" }% s  e8 p. v4 }" L. `那在MOS的時候,如果是擺POLY當作dummy,那POLY需要接電位嗎?/ W. G. y# D4 O. V& C& g& i0 B5 L
如果需要的話需要接到哪點? VDD,GND或者其他電位??$ q& ]1 O, \6 z

& }4 \9 H. J& j6 G" g謝謝
作者: sw5722    時間: 2009-9-18 11:35 AM
好像都可以,我們都是"就近"接,而poly是接電位比較好.也一樣是"就近"接.
作者: 小包    時間: 2009-10-18 11:16 AM
一般做mos match的poly可以接guard ring的電位或附近gate的電位，若是電阻的話就要看是什麼樣的電阻囉~若是nw電阻dummy需接vdd，n+電阻的dummy接gnd（就像nmos接gnd），p+電阻dummy接vdd（就像pmos接vdd）若是poly電阻則沒差，vdd/gnd都可，如果不方便接vdd或gnd時，至少要把電阻兩頭short，floating。至於電容的dummy只要2頭short，隨便接個電位就可以了~
作者: 小美    時間: 2009-10-22 10:50 AM
請問一下版上的各位大大- Z! E0 g* A3 `) t' t2 H, j

7 r8 ?9 ^5 Y& Z1 L- r  Z我想在LAYOUT中放置一些DUMMY保持電路的對稱性
! R2 E/ _6 o/ \$ O
: F; \% t5 m  Y' q1 ]9 h那麼這些DUMMY的接腳可以浮接嗎?0 h' v; V# e+ ?, a3 {! N
9 {8 Y9 N5 b0 D9 g& A  Q+ `
例如我想放置DUMMY MOS好了; K( V  ?2 X# N0 c# `1 `8 l

- x6 J( v  [" p  Y9 g, Y7 j( a那他的D G S腳要接到哪去呢?
4 u5 w9 P: U8 R
% _: ^# ~  X% w/ A1 ?我看有些好像會接到最高電壓或是最低電壓
, @: E4 Y* p( U7 p' \/ I4 L8 h6 G, S2 B% _9 v0 [2 `
請問有一定的準則或是要特別注意的嗎？: ?; I+ @. B- t, f# M6 X$ K4 h

) }7 a9 W0 a# p1 b4 t謝謝各位^^
作者: mnlhdgw    時間: 2009-10-22 04:58 PM
標題: 回復 3# 的帖子
请问：n+電阻的dummy接gnd（就像nmos接gnd），p+電阻dummy接vdd（就像pmos接vdd）
- I% ?9 s' y" T: h      这样不会存在额外diode的么？
- D4 b- i: M" h      还有mos这样接不是就相当于电容了么？
作者: 小包    時間: 2009-10-22 10:54 PM
標題: 回復 5# 的帖子
mos matching的dummy poly底下是沒有od的，所以沒有電容的問題（如果是放dummy mos的話接法就不同了~）。dummy n+電阻接gnd和dummy p+電阻接vdd，雖然有個pn接面，但是兩頭都short在一起了，diode也不存在。dummy電阻 short需要電阻的2個端點同時short，若只接其中一點的話還不如floating。
作者: pph_cq    時間: 2009-10-27 09:53 AM
標題: 回復 3# 的帖子
nwell电阻为什么要接VDD？接gnd不可以吗？我们好像所有的dummy不管是何类型都接gnd的。
作者: 小包    時間: 2009-10-28 10:29 PM
標題: 回復 7# 的帖子
通常一般的nw dummy電阻接gnd是不會有什麼問題，不過因為dummy就是擺在一堆電阻的最邊邊，如果附近有其他nw但不是接到最高電位，譬如說接到某個訊號，據說會有漏電還是怎樣的…這個是我們公司的產品說的，所以我們的nw dummy都是接vdd，保証沒問題~
作者: pph_cq    時間: 2009-10-29 11:45 AM
標題: 回復 8# 的帖子
这么说那N+电阻是不是也应该接VDD呢？不然是不是也会有漏电问题？
作者: 小包    時間: 2009-10-31 12:49 AM
標題: 回復 9# 的帖子
n+跟nwell是不一樣的東西，n+濃度較濃且深度較淺，並且有od的地方才有n+，nw是只要你有lay nw的地方就會被做出nw，不管上面是否有od。nw接gnd會怕漏電是有原因的，以較有名的fab廠來說是不會有這種問題存在，但關乎rd所設計的電路。撇開電路架構不說，我們就曾經遇過製程技術比較差的fab廠，因為psub的濃度沒有調好，造成nw和nw之間漏電，你想想，假設你這個時後把dummy的nw接到gnd，附近又有pmos接vdd的nw，是不是就有漏電的疑慮…而你問的「N+电阻是不是也应该接VDD呢？不然是不是也会有漏电问题？」反過來想，n+電阻跟nmos差別只在一個有上頭有跨poly一個沒有，而poly只是控制mos的開關，也就是說把nmos的length拉長一點，也是可以當電阻用阿，那你會把dummy的nmos接到vdd去嗎?
作者: 小包    時間: 2009-10-31 10:56 AM
標題: 回復 4# 的帖子
如果在mos的兩邊要擺dummy mos有數種接法，你可以參考一下：
" r" y/ O& W$ P1、dummy mos 的gate跟被包在裡面的接一起，source/drain接vdd（pmos）或gnd（nmos），如此一來dummy mos就變成了mos電容，但需考慮的是gate的訊號線是否容許存在額外的電容。
* d9 Y6 M3 s7 Q2 P3 o$ \2、dummy mos 的gate/ source/ drain都接到vdd（pmos）或gnd（nmos），這樣就是把mos都關掉。
- p5 v# M, y* S) ?. B% d) x% E5 f3、dummy mos 的gate跟被包在裡面的接一起，source/drain short接到某個訊號，這樣雖然mos有通，但因為source/ drain已經用metal short了，所以底下通道可能沒有載子通過，metal的阻值遠小於通道，所以載子會走metal。& t. e, o  W( a- {4 }* _3 G
4、dummy mos 的gate跟被包在裡面的接一起，source接vdd（pmos）或gnd（nmos），drain floating。
作者: motofatfat    時間: 2009-11-11 10:11 AM
就近接 不論 是 POWER OR GROUND- L  ^7 [# y1 p- t& N  P
POLY 最好 不要浮接 以免感應到  V6 Z. I. G9 S- p. l; E) a- B# b
被長期 所在 某個 訊號
作者: semico_ljj    時間: 2009-11-17 11:06 AM
dummy 要接死，不能浮空
作者: 592gigi    時間: 2010-5-21 11:45 AM
我一般就就近接。。。。
作者: dendeicide    時間: 2011-4-20 12:07 AM
小包大大講的真詳細，讓小弟學到了一些。
作者: chone1205    時間: 2011-4-24 09:53 AM
都可以接~當然已就近電位嚕
作者: kid1412kid    時間: 2011-5-11 05:54 PM
小包大大說的真詳細，小弟受教了
作者: toffee186    時間: 2011-5-26 10:00 PM
小包大大說的真是詳細，謝謝啦~之前還沒有注意到dummy有這麼多種
作者: h2off0202    時間: 2011-5-27 09:44 AM
稍稍補充一下% c, d2 S- X! K
建議MOS的S D G B都接同一點
- C! j6 f% z7 b應為我們公司就有應為BODY接不同點而漏電的問題發生(HV製程)
作者: ian77316    時間: 2011-9-25 11:24 AM
推薦這篇文章& A$ v; \% y' Y+ r" v# q5 l

% ]9 k* s, |  a$ b這對小弟現在非常有幫助~~
作者: jacky80109    時間: 2011-9-26 09:43 AM
本帖最後由 jacky80109 於 2011-9-26 09:47 AM 編輯
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回復 10# 小包 $ x& X! F+ _; `& r: m  l% k

: X. N2 g. f. ^# [& L+ j* z/ g( r7 @# Z$ p: g
    n+跟nwell是不一樣的東西，n+濃度較濃且深度較淺，並且有od的地方才有n+，nw是只要你有lay nw的地方就會被做出nw，不管上面是否有od。nw接gnd會怕漏電是有原因的，以較有名的fab廠來說是不會有這種問題存在，但關乎rd所設計的電路。撇開電路架構不說，我們就曾經遇過製程技術比較差的fab廠，因為psub的濃度沒有調好，造成nw和nw之間漏電，你想想，假設你這個時後把dummy的nw接到gnd，附近又有pmos接vdd的nw，是不是就有漏電的疑慮..../ K7 M5 F! B0 g

5 x" q" }- c$ L% w* p+ f; Y為什麼這樣皆會有漏電的疑慮?你指的是說nw<dummy>和nw<不是dummy>會漏電?那漏電和p-sub的濃度為什麼有關?p-sub應該是gnd~nw應該部會接到比這個更低的電位吧?小弟有些不懂?
! U  ]/ W6 `6 B  G# ]& v. D9 u+ y請大哥解惑一下~感恩
作者: 8d8d90292    時間: 2011-9-26 02:01 PM
我頂~ 感謝各位前輩的教導
7 d; B5 O6 T1 D, p3 Y" A( M4 n) @( `8 Z! O2 s
小弟又學了一招 謝謝
作者: ian77316    時間: 2012-1-8 10:14 PM
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    挖!!這篇對小弟現在受用無窮阿~~非常感謝大大的經驗分享
作者: EbEbyaya    時間: 2013-1-29 05:30 PM
說得真詳細，學到不少



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