Chip123 科技應用創新平台
標題:
PLL模擬
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作者:
bigbigbird
時間:
2009-8-17 12:42 PM
標題:
PLL模擬
這是小弟我做的PLL模擬圖 只是一般上看到的都是在最高點時 過一會就開始放電
; c: x$ r1 O# L" P* _" G! E6 j
而我的卻過了好一陣子 請問這是什麼原因呢
* [5 _8 [. C1 @' H" b
是穩定時間的關係嗎 還是有其她的因素存在 麻煩高手解答囉 謝謝
) i4 S( a6 a+ M% l! {( Y
[attach]7648[/attach]
作者:
大大山
時間:
2009-8-21 10:20 PM
the time of delay is long ,you can check it.
作者:
lishang
時間:
2009-8-24 11:35 AM
Check your loop bandwidth, you can find out what's wrong.
作者:
gyamwoo
時間:
2009-8-27 02:29 AM
我覺得是你refence的clock沒有跟除頻器的clock在相距很近的時間輸入pfd
' o! x8 V4 b% O: J
或者是你的pfd沒有在這兩個訊號為0(for rising edge) 或1(for falling edge)時被
. Q/ f O) i4 V8 p: a
啟動
: W% w7 k2 `& U6 p, j8 G
因為上述發生的情況造成cp的誤充電才會有一直衝衝衝到1.8，反正pfd能反應
$ X1 Z' w& T% Y1 ~1 M. J
出輸入兩個訊號的快慢、相位差。自然鎖得回來。
. J k* m! U9 i* q7 k
/ }: n- ?6 r. s& f- @: A
我是認為啦…看transient的ringing應該要等pll鎖定後突然改變除頻數或者是輸
3 |0 J" L4 S1 |; E* [- ]8 G8 l3 \
入的頻率。得到的transient的locking time
: l5 U$ G; [- ^' c+ q
畢竟有人量測會看這開始一瞬間的transient嗎？
, b( n( C9 R C( c
模擬的時候你可以微調reference clock的delay 與 除頻器輸出訊號的邊緣稍稍對
8 f& l! `/ |- M9 q$ d j! X
齊~
5 {+ i4 d Q9 }; Z" s9 ?
不知道我這樣說，大家認為可不可以？
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