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標題: 請問各位師兄乘法器的設計 [打印本頁]
作者: semiartist    時間: 2009-7-19 06:54 PM
標題: 請問各位師兄乘法器的設計
小弟現在需要實現如下運算：y= k * t1/t2 * vs 其中k是常數，t1,t2是脈沖寬度，也就是時間量，vs是電壓信號。由於系統是類比環境，不想數位化，小弟的想法是：4 }) o4 k, x% h
& G; R, Z% G! k  v! {8 f
首先通過積分電路，把t1,t2轉化為電壓信號v1,v2；然後通過2個乘法器來實現，其中一個通過opa實現除法功能。不知這種方案如何？請問有沒有其他更好的方法？" {% Y8 R" o1 O) k5 K7 X& c- M
1 G& f9 L4 N6 }7 s# o8 I
關於乘法器的設計，該用何種結構呢？小弟只知道3種結構：) {3 H% \1 r# z- E1 F6 V! y
1〉就是Gilbert Multiplier,這個我比較熟悉，以前用它作過VGA，但線性範圍實在太窄，所以對這種結構來說很是擔心它的線性範圍，不知各位師兄有何建議？) N4 J: a& b0 N4 b2 [
2〉就是對數結構的，沒用過，不知各位師兄覺得如何？
. g* `8 G( O5 X" A3 p. k3〉就是pwm方式的，但小弟擔心過於復雜，因為我的信號頻率在60-80k左右，如果用pwm方式，那頻率是不是太快了？濾波是不是問題？
+ Q" g# B/ q% R" P* n- ]( I( E& x) w& M( {3 k5 i- @
先謝謝啦！
作者: liuyanruuestc    時間: 2009-7-20 08:34 AM
如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便
作者: semiartist    時間: 2009-7-20 08:50 PM
原帖由 liuyanruuestc 於 2009-7-20 08:34 AM 發表 ( f, ~* x& \8 v; r+ U
如果你是要在FPGA内做乘法，可以通过内部DSPBLOCK的设计软件做。比如ALTERA的为DSPBuilder。比较方便
1 x, Y# |. D+ C8 j
& a+ `) y# s6 Q3 ?* |
謝謝師兄的回復。只是小弟的項目是power IC，主要是類比的環境。
& W2 k' X5 R3 t: O# v+ _1 w4 P9 O在網上搜了一些資料，參考中。
* d3 A# w+ e6 s3 D5 e& d1 {8 ^! E: z
懇請大大們幫幫忙，談談各種結構的類比乘法器。謝謝！
作者: jeffshein    時間: 2009-10-27 02:19 PM
hello Semiartist:, @4 u7 N# c$ `6 O( @) ]
我也是第一次作乘法器
( w5 j4 ]: c* Y2 P8 l3 o而且需要做full range input- c: \1 R1 I! h% Z. j
我的作法是將兩個輸入端先除100倍下來
- p5 F3 k+ A" x# @: l% _0 r在level shift
: L- x9 I% z5 W3 W& p- {成出來以後 再用單端輸出放大) a$ M% s9 e( }/ G1 ^- ]
這樣使用gilter cell比較好用. s7 x' T$ a& l8 c7 @) B
不知你之前的做法是如何
3 B1 V- f- p0 e# ?- Q3 t願意交換一下心得嗎



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