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標題:
請問D flip-flop與TSPC間差異性
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作者:
e2000
時間:
2009-7-8 08:31 PM
標題:
請問D flip-flop與TSPC間差異性
爬文發現暫存器方面比較少資訊
# u# @- D% p; n* D5 E: J- d
目前在高頻電路像VCO，PLL方面的暫存器好像都是使用TSPC，那一般邏輯閘組成的D型正反器與TSPC之間的差異性在哪裡呢?
作者:
小朱仔
時間:
2009-7-9 10:32 AM
簡單來說就是
速度
5 m! F- N1 H6 Z+ K
一般PLL或VCO所產生的震盪頻率動則M或GHz
) o; [1 E' G, N5 _
一般邏輯是無法轉換那麼快速故採用TSPC架構電路設計
作者:
e2000
時間:
2009-7-9 02:06 PM
那如果這樣子的話大家都採用TSPC應該更好，除了邏輯閘組成的正反器有兩個相位這個優點，速度以及電路速度都是TSPC佔優勢的樣子。
作者:
gyamwoo
時間:
2009-7-13 03:57 AM
除了速度之外，POWER也要考慮進去。因為速度高，POWER也會大。再說TSPC是動態邏輯，POWER會大很多吧
作者:
juses0812
時間:
2009-7-16 02:20 PM
速度是最主要的考量! charge 可以快速累積導通! 其他type 好像沒這麼快!
作者:
e2000
時間:
2009-7-16 02:41 PM
所以使用邏輯閘的D flip flop到底好處在於哪裡呢?我怎麼越來越糊塗了.....
作者:
afor
時間:
2009-7-18 02:05 PM
在低頻時用TSPC 當DFF 會有問題
- h7 T/ m$ R' C% ~# u
記得在MHz以下就沒在用TSPC。
作者:
semiartist
時間:
2009-7-19 01:58 PM
除了功耗外，面積也是一個考量吧？
h. i1 [, f' O0 l- C
5 I3 e- @3 y, _+ T" p/ c
5 k8 _7 d3 L. H1 r9 B
系統字數限制好煩人。。。。。。。。。。。。
作者:
rossbug
時間:
2009-10-29 04:19 PM
TSPC的電路速度快(只有三層)，但是需要漂亮的時脈，否則會錯，還有MOS的大小有時也得注意，有時TSPC會用在PLL的除二電路
% C$ z) p" R6 \5 }
D-Flip flop 較robust但是慢(delay 大)
* ^0 x6 s! x8 x0 Z$ R* g% i
0 K/ j# F _$ {$ P+ d8 E J
[
本帖最後由 rossbug 於 2009-10-29 04:25 PM 編輯
]
作者:
雷迪斯
時間:
2009-11-14 08:43 PM
又學到了一些東西
6 }& I! ~4 R+ ^& X
最近在做PFD也在想這方面的問題
作者:
jameson2
時間:
2012-2-1 03:36 PM
沒錯，低頻時，TSPC的DFF銜接就會出問題囉
作者:
jameson2
時間:
2012-2-1 03:38 PM
沒錯，低頻時，TSPC的DFF銜接就會出問題囉
7 V; L9 ^( n- B( E. t$ a$ e' q
功耗問題是可以改善的，可從放電路徑著手
作者:
jameson2
時間:
2012-2-1 03:38 PM
沒錯，低頻時，TSPC的DFF銜接就會出問題囉
3 r& z( W* K' J3 k& A
功耗問題是可以改善的，可從放電路徑著手
作者:
i100179398
時間:
2013-4-10 03:02 PM
是不是比logic gate 組成 的靜態power還要小 但動態power 要來的大 (大很多?)
n* F3 I5 X6 _+ h0 Q
Power_dynamic = a * C *(V^2) * f
4 o& w) f7 P- \3 Y
靜態power小 是因為 mos 比較少顆而工作電流較少 ?
作者:
james5168qoo
時間:
2013-4-21 11:05 PM
学习一下学习一下学习一下学习一下
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