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標題: Fold cascode OPA設計問題 [打印本頁]
作者: jerryyao    時間: 2009-5-22 11:14 AM
標題: Fold cascode OPA設計問題
各位好：% @. m3 [& I5 z, x
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過/ @, ~2 @0 a4 I' r1 e1 [. E
此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias( }; x, u1 v9 n% Q$ @
電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比8 {% Q# I7 o! b
應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
2 I8 A: u; G8 q# y  |( g法是對的嗎？- a9 ]1 c- d+ T3 K: {) ]
還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路) _' a8 N9 D9 J
產生的電壓能使OPA中的cascode中mos都在飽和區就好？$ ~' l! U3 g% j3 K8 A" o, ]
+ P: v% e1 Y3 U9 n
此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
; {1 K# I# D3 S' `! A  {5 M  f(對應例子：OPA的P0,p2對應bias的p0,p3)
5 }$ l0 o3 b) m還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?) u: A7 P' B/ X
謝謝
$ G- ]) Q( g& K+ v% A! b- M! V
1 Q1 s) f+ j  w  O8 j[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]
作者: seanyang1337    時間: 2009-5-22 03:42 PM
Dear jerryyao,
) R7 l6 Y' g  t( V" N: `& n建議BIAS電路跟OPAMP 各自作MATCHING。
% Z' P$ a& q8 [再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。: X# ~$ H+ z  c/ u% S
最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，2 y( |+ V& Q7 j% H2 \
最最最~~~後，check DC bias voltage.
作者: jerryyao    時間: 2009-5-22 04:03 PM
For  seanyang1337,9 c/ O& z; i6 [% X4 a( q) `0 l
謝謝。. A2 ]. X4 n$ u: \3 J4 @3 k2 w
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
4 y8 o& e8 V  w1 ~) S* r其他的部份確實有問題，我會修改。
' ~( D4 {1 G. s) D1 C0 }5 {/ W7 Z, @1 ~9 E2 _4 w0 T
不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?% I) x2 i0 @9 D: _
我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
: x9 n2 p' h6 u! w% ]5 o2 ?baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？# Q" d' W+ ?2 ~: \: Z- {
謝謝
作者: jerryyao    時間: 2009-5-25 10:35 AM
關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。* L7 z& L: x. w) j  z4 y! T

# Y, Z  `3 o  w* \2 Y此外我將此OPA接成反向大器，圖二，其中:9 V+ v3 q% ^: L: B7 o6 A
rf : 10K
: @3 h" f3 n( e2 w0 b$ }7 b) l5 ~rs : 10k2 c) F: `+ m$ E- y9 ]+ ^3 w
vin : sin(1.65v 1.65 50k)! z4 ^3 v. c. W* I& X& ]* u0 F
vp : 1.65
( F  u0 ^3 D& S$ O: R模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？/ K3 q& o7 X9 ?, t0 V
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA3 J- Q# M7 O! U" c) f
  新電路如圖四
9 L7 X& U. M% [! L: V* x謝謝4 A! Z3 Q: U2 ?4 y
6 J' G/ H; a. ]0 w0 Y7 c; J
[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]
作者: li202    時間: 2009-6-5 08:34 PM
反向放大的Vin與Vout相位也不對~~~~
/ H5 C+ l  j! N( C4 @
  k9 d" k& h  L( f你的偏壓電流不足以提供電阻的電流( e' A, ~- X( _9 R4 Q
1.65v/10k=165uA>>10uA2 a4 C. E+ u# f# O1 ^" a7 X
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係7 M) \8 c4 u! T# r. I

/ G: L5 b( `) Y- }5 n6 K不知道你的CMRR是怎麼取出來的
$ _. X( j4 _) d2 Q3 I7 ?! N可以將BIAS的電壓取固定值跑CMRR
作者: jerryyao    時間: 2009-6-8 10:11 AM
原帖由 li202 於 2009-6-5 08:34 PM 發表 % o' N6 O  |! @* o% |. A
反向放大的Vin與Vout相位也不對~~~~
0 I. b7 A2 k+ U$ r; t2 z$ P! g, P5 g
你的偏壓電流不足以提供電阻的電流5 n2 f9 }- i0 K0 x
1.65v/10k=165uA>>10uA
! p' g/ Q6 ^' ]% p只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係9 d$ f4 l7 m+ J
8 v2 Y2 |3 e9 I( Z' C/ T
不知道你的CMRR是怎麼取出來的6 Y' \) ~- s/ q+ u3 K9 g0 B
可以將BIAS的電 ...

* O* [, z- G7 t! u: c! N5 }( H
( Z; v( r0 k  ~0 X9 _5 Q  k終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:* ~' r  p( K6 F" R1 I0 c
.param vdd_p=3.39 Q2 |# S+ c4 U5 O4 D' q0 [# n
vdd avdd 0 vdd_p) K. ^' _! \8 a* v" @! \8 P* N% J) b# c4 G
vss avss  0 0
) v8 f' v/ U3 ^( U/ J/ nVM VM VP dc 0v- F/ R4 \1 p. ^7 D3 D
VP VP avss dc 1.65v ac 1v' a+ }3 D2 z+ i  Q% A/ R5 _/ K
* instance of top module                                                      *5 I/ P1 N4 R& h, {' n
+ q4 {' z' g$ ?) j, l
x1 OUT VM VP OPA
: m- ~# P1 j6 N$ \5 D4 M& h1 f5 v) N, o9 C* s+ B; g
* Sweep & Analysis                                                      *+ g- n; u6 L) y) X  g0 \
.op
4 {4 J5 q; T& p- v2 I1 {.ac dec 100 10 1000meg
0 r" F& i# [6 C5 k.probe ac cmrr=vdb(OUT)* P: V8 b% C5 e) E# j/ }% P  P
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？
作者: simonblue    時間: 2011-11-25 02:59 PM
回復 6# jerryyao
; s* @3 R0 `( s- L8 }! P# {  X4 i, N9 F1 l( m, f/ Z
首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
% v1 {9 ~% z1 }* |所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。
作者: freemystyle    時間: 2012-1-19 05:35 PM
尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的



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