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標題:
如何減少RC效應?
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作者:
breaking622
時間:
2007-12-22 11:52 AM
標題:
如何減少RC效應?
小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
& O7 S0 F) g- c* G: }2 m2 _/ l
! @# f# \! w' h5 x$ ]6 R& |
所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
& N: F, u, S- h5 J' n, P* e5 `
3 R3 H5 {9 L1 H: A; K" u' D
希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
3 A# K+ w8 P( ?$ e$ q9 B; f% L# q
6 [* i6 D# l, h
謝謝!
作者:
edengod
時間:
2008-1-11 06:13 PM
沒給你的 BANDGAP 的電路 及 Layout
& W! R% D# t" b6 X- l2 _0 w* c
很難知道你的問題在哪邊
$ D: _) e, f% C! U6 W# M
+ z: Q) X9 m. e
若方便 請 PO 一下吧
作者:
u9513349
時間:
2008-1-16 04:09 PM
還沒嘗試過劃混合的電路~
, L% f/ ^, h; q- L1 E6 ^
! z& j( _' C+ Y f% k! P# u: r
不過之前上課老師說盡量能把METAL能簡短就短~
& u/ s) I' s l+ h' {) W% ]
6 b( B$ j* g/ Q( H7 ^
因為METAL帶著許多的RC效應
作者:
kf_chiang
時間:
2008-1-16 04:42 PM
bandgap 電路如果有使用 BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.
作者:
duckdh
時間:
2008-1-27 04:52 PM
儘量縮短彼此之間的距離,
/ A' T! S- e9 [" R- | J0 ^
這樣有助於消滅額外的雜訊干擾,
+ Y9 _7 v# k. ?/ O9 N6 p) s8 [% c& _3 D
越短越佳
作者:
yhchang
時間:
2008-1-27 11:11 PM
標題:
回復 1# 的帖子
我覺得可以用一個簡單的方法
3 p6 u1 o3 x$ I7 r
就是把你的Bandgap的LPE檔案拿出來看
" M; F# w* R; [3 R; N' A
把寄生電容排序一下
6 o( G. Z x# ?% a7 ~
再把寄生最嚴重的幾個點拿出來看
9 I( x' M3 f: [( |( R/ e
看看寄生效應最嚴重的點是在你電路的哪些地方?
$ l! h+ M! _# F5 J+ o3 g# t
其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
( ?0 ~* A8 d. o( [ u
或OP附近 相信都會對你的Bandgap 它整體的Performance
0 A* @7 [, F8 `1 c$ e
造成很嚴重的影響
, |2 Y! a9 K4 c6 c$ s8 a0 Y
然後你再去想 到底該 怎麼重畫它 才可以降低這些點的
# N8 O- ]+ B6 M) d1 R- s" U& I
Parastic Capacitance
' m' b+ j7 F: l% L0 F7 |5 T
: Z$ s5 k3 W8 L: h. H
[
本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯
]
作者:
breaking622
時間:
2008-1-28 08:39 PM
這是我的電路圖和LAYOUT圖.
$ a. b, |# K% |2 T1 m5 M- e
# L# P8 V; |; j, }9 D- u1 D
5 _: i, W- F6 i/ [4 j: @
我有想要看LPE,不過我看不出來他的排序.
" Q" |1 _! x8 W0 P( H+ n
/ {! g0 s; v+ d/ \& S' q
謝謝各位高手給我這麼多建議~~
作者:
edengod
時間:
2008-1-31 04:37 PM
看過你的圖了
. k- t% d' Z# a9 J9 K9 Z
1.BJT 上線太亂了 3條線 卻拉了很多不必要的線
4 N" C! C( r2 m4 \6 }4 O
2.在圖中間 CAP 跟MOS 間的線交錯太多了
, y5 `% P0 Z8 {. I$ Y
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
% J9 U, _ |$ n* a0 h: g
4.電路圖 也不是正確對的
+ [" D7 [; t8 N6 h! E' J
5.VREF 是哪根線 因電路圖跟 layout 是不符的 是看不出來的
( h% `- p- K- e+ F- I" v) l
6.你沒說哪個 RC 不好 我只能猜 VREF
% V7 X. h' {3 q# o: l7 L: ?3 h( h
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
2 [" E. I0 {, O
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
) ~# l/ r1 d; Q) @' ^8 t: h7 d4 }
我認為你標 M2 的為 NMOS M1 的是 PMOS
7 O# D$ b/ x( g* A1 A
若上述都給我猜中 哪你要 減少 VREF RC效應 就將R由左邊改到右邊 BJT 接到 R 的線也要改成
4 P- b7 A! C- N
跟現在一樣是靠近的 是不是這樣呢 給我說一下 謝謝
作者:
breaking622
時間:
2008-1-31 10:37 PM
標題:
回復 8# 的帖子
1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
3 L% l0 A( b% K0 y# j
請問大大有什麼可以建議我去修改的呢?
, h! g5 l8 h( w+ }4 }
" h* b9 }, C0 [1 a+ q' o* ]
2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
# {( J. m. x$ p8 U Y/ N
0 `: N# s$ E$ i" b5 @0 M& W
3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
9 }9 L3 m4 l. H
所以上面的元件都沒有尺寸.
% d Y e; {! i, {$ `6 W, G' I# k
1 X6 j. G0 h/ L* t& J0 k# N
4.電路圖不是正確的是指??這個電路圖沒有任何功能??
, n, M1 D& K/ a& G0 U+ V" c' _! J
+ |0 B- D7 M' f2 P: D# v
5.VREF是再電阻的第二根
' r; K, W8 V$ H7 I
3 H1 v4 K. c5 ~
6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
7 c. W+ x# G/ q
所以小弟我也不知道哪一部分的RC效應比較嚴重.
5 m! V: I' M- g* Y6 f# s3 Q* ]
我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
7 v1 ~, r6 |! M* [0 E) ^
不過我不知道該怎麼去找那些是在佈局圖的哪裡.
6 z! Q; M4 l7 C* \
! W4 R! Z) k1 ~7 |! s
7.我標M2的是 PMOS M1的是NMOS ,路徑太長我在想把法去把它縮減.
7 I- Y- x' H8 A: W( V: U$ B i
+ K5 `7 N8 y' a2 H0 c& G2 I( J
! ?+ p$ c) |5 I% M r+ m" r9 |
謝謝大大的解說!!
作者:
breaking622
時間:
2008-1-31 10:40 PM
標題:
回復 6# 的帖子
想請問大大~~~~該怎麼看LPE檔裡面的電容排序??
作者:
yhchang
時間:
2008-1-31 10:51 PM
標題:
回復 10# 的帖子
做完 LPE 之後 能過LPE就表示LVS也通過了
* o. u( q$ U8 C$ [/ F: w0 U8 P
這時候電路上 你想要看的節點 即使沒有打LABEL 也應該會有流水號
5 W; o# I% @# l( e( }
應該會是以 Hierarchical 形式 呈現
. E" f/ d0 U {5 J, m" a+ }6 S
- O4 [& b3 i2 M" y' M! e4 G
以Calibre來說 會是這樣的格式
) y. S/ O0 R* `: G6 |/ o
w, @3 z( J$ {1 D5 t
寄生電容編號 節點名稱A 節點名稱B 寄生電容值
4 a7 g& d) R. u, ~6 d. T; {
c000012345 xsdctl.xyctl.n1n4316 vss 7.66ff
, y3 W9 J* C; O2 A ?
c000012346 xsdctl.xyctl.rba0 vss 8.50ff
1 S1 S \' l8 b: l
....
3 x5 z" m) `! G
% X9 L/ N1 V4 S+ z+ J( ?) X
這裡的節點AB可以是
6 k0 K9 j/ L1 A7 K: h, l3 L4 K
可以是某個點對VSS的電容
3 l' n- b# V) F
也可以是兩個點之間的 Couple 電容
9 F' T5 T7 O3 q- J+ J
Z$ q4 j" R- }: V. d
不知道這樣有沒有回答到你的問題
. `9 ~1 Z" g. n+ G4 ]- \8 q9 [6 p
如果你去點 你的電路的 Line 應該會出現流水號的節點名稱
; t/ P9 c( M% S k9 u# p$ _' Q1 t
你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值
作者:
yhchang
時間:
2008-1-31 11:00 PM
抱歉一文多貼 只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
7 {7 F7 i: |- f6 T
, c# V7 s1 D" Q0 ~
我印象中 Calibre 有三種抽取方式
! V/ ?8 p/ I7 r- d: h2 R% T
9 l( j+ S1 [; h4 \
1. Lump
/ i: q1 A! G8 J8 K
2. Distribute
4 F5 m. J( l5 s3 `
3. point to point
/ h. K" N7 B! v; E
$ C7 X2 T E1 x
選第二種 第二種是把 節點 用 RC Pai-model(抱歉不會寫數學符號)的形式表示
9 }1 T2 B2 o# ^3 v! | ~
所以會看不到該節點的 total 的寄生電容
, F" C/ \4 i3 F; Q* C& a
0 A( x: L3 E( A3 I6 e
選第一種 會把 該點對地的電容算出來 但是電阻會被忽略
% t' L2 ]. i- |7 }" G7 @
選第三種 除了 RC Pai-model之外還會有 couple電容出現.
& U# }& u7 ]3 d+ p& w; a
R$ ^0 b: u' C% R
所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容 電阻的部份 自己看製程資料的
: U3 t1 I9 b1 A+ f$ k9 g
各層的 square電阻 自己model就可以了.
, H' [; y( E, }
: T& ?+ ~& _: A5 q1 c& T0 P& F
選擇第一種抽取方式 得到LPE之後 在把電容值做排序
2 q+ R/ W0 l: @) x
sort -n +2 lpe_file >! new_file
, h7 }& E9 ^0 y4 W% U
就可以看到 哪些節點比較 Critical了
9 J# F3 ^) r0 ~. G D" V4 j
自然就會明白 那些節點在連接的時候, Layout畫得不好.
* p1 i2 M9 o: k8 R: {& p
o) t; A/ u) ~7 v
[
本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯
]
作者:
minxia.lee
時間:
2008-2-26 01:53 PM
看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？
作者:
小緯仔
時間:
2008-3-18 01:19 AM
多注意matching還有少用poly來當導線
# o8 Q) s1 D' A: H
因為poly的阻值很高
作者:
I1121MISSHONEY
時間:
2008-3-19 07:42 PM
多謝大家的分享心得
/ ?$ W, d7 a6 |7 \
此類資料對我幫助很大
4 w, O, W ?8 y8 b/ h
幸虧有你門分享可以讓我學到更多
作者:
viasanviasan
時間:
2008-12-13 11:59 PM
蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
5 n% Q8 b) `; Y" n/ t, k+ s7 m9 z
出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
8 _ i$ A( I# _* y
出Pin後的Path以砲管型Metal逐步加寬!
- n) }2 g8 X0 M Y% ?% S
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
. l; q2 H4 Q+ x Z* l
最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。
作者:
lnxmj
時間:
2008-12-23 04:59 PM
dracula 中运行lpe 与运行lvs基本一样．你可以运行一下,看输出文件．
歡迎光臨 Chip123 科技應用創新平台 (http://chip123.com/)
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