Chip123 科技應用創新平台
標題:
請問以synposys的design compiler跑合成,timing出現violated一般要如何調整
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作者:
johngaliano
時間:
2007-12-19 10:20 AM
標題:
請問以synposys的design compiler跑合成,timing出現violated一般要如何調整
如題,可以請各位先進教教解決的方法吧~~~能以實例說明更好,感激不盡
作者:
masonchung
時間:
2007-12-19 11:19 PM
先把你的 violated 貼上來吧
+ O) }3 O& }5 n. n z
還有 timing constrains.
作者:
phoenixfeng
時間:
2007-12-20 01:10 PM
check the critical path, if pipeline can be used , adding pipeline
3 J' [* L0 Z- y
else optimazing the maximium logic
e( ?+ j) l; {) N x% O; [! U
作者:
tommywgt
時間:
2008-1-2 07:56 PM
還是要從RTL level design下手吧!
作者:
stanlly9
時間:
2008-1-2 11:49 PM
消極一點就是加大clock period囉
0 Q0 Q$ s, T* s& n! m; d, U% D
或者 修改一些其他比較難以達成的 timing constraint
, E1 K/ M7 g7 m+ N. j8 h: O8 w
eg. input delay 或者 latency 或者 transition之類的
) H9 K$ Z3 B/ p1 X
積極一點就是修改Coding style
) F( J: Y7 j6 g+ y
明確釐清comb seq的界線
7 I/ N4 T+ v% O3 Q6 J
或者把電路切multi-cycle 或者 pipeline來做
) Y( y R9 `0 M5 J `) D
7 o. p0 C# c! `% h u
最後....其實這個問題沒有固定答案 因為多半都是case by case的...
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