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標題: charge pump 鎖相環電路LPF參數如何確定？ [打印本頁]
作者: liangshangquan    時間: 2007-10-29 08:35 PM
標題: charge pump 鎖相環電路LPF參數如何確定？
我在設計一個charge pump 鎖相環電路，已經流片一次了。LPF電容采用外接。現在需要將LPF 電容改版，放在chip里面。現在遇到了一些問題，希望朋友們能幫助我下下。
$ f+ d: w1 e4 z: ^/ @2 `& t; N" x0 S. G, S0 r) v
基本情況如下：
# K" r) O& A6 x- d* |1）0.35um的CMOS工艺+ D7 `' E* @5 T
2) LPF是三阶的傳統結構，电容采用PIP电容，由于面积的限制，总的C的大小大概为1nF。
. j1 p$ W0 L8 B6 w, g% H3) PLL的输入频率范围可以是6-160MHz之间变化的，输出频率范围是在96-400MHz范围变化的。- p0 q6 h! f* K5 [8 Y! s7 m: c
4) VCO的输出有个分频模块，在環路內可以 實現 4、 8、 16、 32的分频控制。
% \- N! P  ~6 r4 H. z5 p4 n) h% V& ]: V) P3 X
經matlab計算和電路遇到的問題：7 C2 a& y4 i& j/ w- \+ b0 f! ]
1）由于主滤波器的电容太小，我的LPF出来电压纹波很大，我早上算了下，由500多个ppm。多大的波紋是可以 容忍的？設計 時該如何減小呢？
  l; W9 {. K, Y: e6 p6 ?, L- r' P3 P2）电路做trans仿真，可以完成鉴频并且锁定。但是無法實現零相差，相位上总是反馈信号要超前參考信號一些。从charge pump的控制电平上看，总是在给LPF充电，可是总是充不到所要的电压上。這是什么原因，該如何解決呢？, I1 K, p) _3 \' V" K/ M
3） 根據如前的應用頻率，我的交叉頻率多大最為合理。可是如果是100－200K rad/s，主濾波器的電容無法做到nF 的數量級。  W1 g4 }( B+ i" [% K/ \
* A7 {2 W- V1 {* D8 X6 V4 v" p- `  m
請高手為小女子指點迷津，謝謝
作者: simenkid    時間: 2007-10-29 10:11 PM
1) 設計時通常是縮小您的迴路頻寬或是增加阻尼即可
  C, W( O  S! J" ~2) 看不太懂您的意思.... 但我參您可以檢查一下充放電電流的匹配度$ \% e3 g7 B8 B. N% m! u! J7 Y& u
　鎖相不一定要0相差才是鎖相, 要看相位頻率偵測器的種類, 只要回授訊號與參考訊號之間有一固定相位差即可
+ p' E% k8 O& G# K% ~9 e　通常不是0相差可能來自電路本身些微延遲所造成的
" U  \* u4 @1 @% |3 M9 g5 J3) 看不懂"交叉頻率"是什麼意思, sorry
作者: liangshangquan    時間: 2007-10-29 10:40 PM
不好意思，Eleen的一個PPT上寫的交叉頻率的概念，cross frequency。我的理解應該就是環路帶寬吧。
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由于我的PLL 是PFD＋charge pump型的，如果我的LPF做得理想應該是可以做到相位鎖定的。 + d9 R! q" |1 `: u9 q% l

' W* e; R4 D: J4 w0 N, J5 f謝謝您的解答。
作者: finster    時間: 2007-10-30 01:49 AM
PFD是Phase Frequency Detector的縮寫,亦即它可判斷PLL的input和output頻率的phase及頻率的誤差,進而反應到charge pump及LPF作出反應,然後再調整VCO
( M: Q. m' K3 o6 M0 q7 r- \一般而言,要作到相位鎖定和charge pump比較沒有關係,真正要留意的反而是PFD電路,因為PFD電路會有dead zone的問題,而這個會造成PLL的input和output頻率有一個相位誤差存在,如何改善PFD的dead zone,目前有好幾種架構都己經有發表在paper上了
8 R! `1 t) ?4 H( D) M- L再者,即使PFD電路是採用沒有dead zone的架構,在layout的安排上也要非常小心,如果其UP及DN的path不平均對稱的話,一樣也會造成相位差存在
2 v: x+ P' d3 E& a0 v
+ ~: D- X  `! x" g如果你覺得你的ripple過大,那麼,我倒是建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?4 a$ h+ W: }" A
藉由這些值可以幫助你探究你的PLL究竟是那裡出問題,前三項數值是設計PLL很重要的參數,若照你所描述,應該是你的damping factor過小吧$ c! W. h) R! `; R% S
再者,1nF的電容很大,我以前所設計過的PLL也從沒設計到這麼大的電容,150pF的電容己經幾乎是我的上限了,建議你重新檢視你PLL的各個block參數,我想,你的PLL應該沒有作最佳化的設計
作者: liangshangquan    時間: 2007-10-30 05:39 PM
謝謝二位的熱情回復。$ b, I  ~4 P( G4 c; y- g3 F

+ N' S) z/ y. i  m2 o# \我做了計算和仿真，我目前PLL 相位差始終存在和CP電流的匹配度影響似乎不是很大。' E0 a6 j9 o4 B! W( l
0 Z; R5 f( M, _7 e% _
finster說的 cp電流可能回事重要的原因，但是應該如何確定呢？和 LPF中的 C1的大小關系大嗎？
" f9 }3 ?' t4 k+ J
+ [% S  d  @3 ]- Q還有版主說的“最佳化設計”該如何驗證和實現呢？
作者: monkeybad    時間: 2007-10-30 06:58 PM
我覺得輸出clock和輸入clock存在相位差應該是正常的吧 輸出clock總是要經過一個counter除頻後才回授到PFD
* `+ `% d& l& J5 e% G% a: w, g所以不可能達到0相位差 但是相位差只要是固定的就可以了
4 b; K  d% @- H在PFD兩端的clcok才有可能存在接近0相位差的clock吧
% I/ I& G6 G+ J! e8 Z$ e: h+ I+ d# M/ h
另外紋波電壓多大要看你的output clock的jitter能忍受多大 我覺得可以簡單的計算一下 9 x! j( x% W9 N, z3 ?
就是 jitter=1/(紋波低電壓時VCO output頻率)-1/(紋波高電壓時VCO output頻率)
& _6 c, m+ M( P: l8 i0 g大概可以估計你的紋波是不是在能容忍的範圍
; S: G6 |0 g  A% f# W  b一般都是蠻小的啦 而且你的LPF電容用到1n了 超大的 所以紋波應該不會太大才對
' q5 T8 x" N1 Z8 i& P
) a* e! y6 h1 A- n# k6 P% |" H假如紋波太大那最直接的方法就是降低CP的電流 增加LPF的電容 這樣紋波就變小囉  ~" ?- U& b5 B
但是PLL鎖定時間會變慢
' i' Y- V; [+ e& i" r另外也要注意CP上下電流源有沒有相等! n) ?! k. k. u# Y
* i3 v$ b& z- z- {8 ?3 g$ l9 V- v
要最佳化首先弄清楚 PLL各個參數之間的關係 可從PLL運作的model推導公式得知
1 H" S7 \1 D, ~) U2 z" E/ r好康相報裡面有提到一些相關的設計文件 可以先參考一下2 A9 u) D) U8 N0 h
http://www.chip123.com/phpBB/viewthread.php?tid=8116&extra=page%3D4/ Q1 X" C. D& T- `4 K- ^
另外Razavi : Design of Analog CMOS Integrated Circuits 裡面也有講解可以參考一下
, |$ s6 S; g* J1 Z+ O  m" D0 S% K$ R7 `. D6 X
[ 本帖最後由 monkeybad 於 2007-10-30 07:07 PM 編輯 ]
作者: finster    時間: 2007-10-31 06:03 AM
PLL的設計有其數學式和相關的關係4 d7 j) {. E2 ]* R4 R! Q9 e
如我建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?7 o1 h5 w( v7 S; g+ g0 B+ c1 h; W4 z
因為這些都會影響著你所設計出來的PLL的performance,如果你都不知道不這參數所代表的函義為何,那所設計出來的PLL即使會動,其performance應該也不會太好; s: e) R) Z) r
我上述所提的那些都在monkeybad大大所推薦的Razavi : Design of Analog CMOS Integrated Circuits中第15章有很詳細的介紹和公式推導,強烈建議你花點時間去看一下,我想,對於你設計PLL有很大的助益- t; T& m" y% r9 y7 F* R5 N8 e
節錄一下書中所提的:damping factor > 0.707* B1 j% y8 _6 B" H% V5 ]
為何要使用二階R-C和三階R-C的理由書中有提,另外,兩個電容的大小比例為10~15倍,至於何者為大,何者為小,書上也有提2 f' u* M$ l1 m  f# o/ R+ {
VCO的gain會影響你PLL的jitter,如果沒有留意,那出來的PLL的jitter應該不會很好......3 B" Y, @5 m/ p. v5 A+ |0 R& B
這些,書上都有提
作者: yoyo20701    時間: 2007-11-1 08:55 PM
喔~~講的蠻詳細的~~多謝謝大大講解~~讓我又上的一課~~謝謝  B# \  b6 b5 ~6 ?4 t' I8 @& h. k9 G
雖然我沒做過pLL~~看看也不錯ㄚ~~謝謝
作者: ilovehorn    時間: 2007-12-14 10:47 AM
標題: 回復 7# 的帖子
大大你好
3 j  U% J/ D+ E  h) M我剛看了一下Razavi的PLL部分. `& I7 e, D' Y5 e
你們提到的C1與C2是不是書中的Cp與C2呢7 |4 P4 e# S8 o( i
也就是LPF 還有抑制高頻雜訊的電容' r) S" ~1 q% M9 A  n
我是類比新手3 G2 Y; k( @, e* n7 O+ N
還請大大解惑: q% X+ f, }- D# c! G. h/ _
謝謝. t' F+ I6 g4 |9 l
0 i* Q/ ~0 \3 W* h1 V1 ]& R/ k
[ 本帖最後由 ilovehorn 於 2007-12-14 10:50 AM 編輯 ]
作者: finster    時間: 2007-12-14 06:07 PM
原帖由 ilovehorn 於 2007-12-14 10:47 AM 發表 ! }$ D- @, \+ a! F8 O- `1 t6 z: [
大大你好/ Q+ M9 ?. J- [3 a: R2 Q
我剛看了一下Razavi的PLL部分
! Q( Y" m; k# O( S/ W; U# ^: o4 g你們提到的C1與C2是不是書中的Cp與C2呢
( S4 V/ t( s: x9 s也就是LPF 還有抑制高頻雜訊的電容  L! ~  y8 `7 }- r; w
我是類比新手
: l+ J0 Z3 w0 l; G- X/ z# _還請大大解惑
4 @7 z4 b; ^: o8 ^, D謝謝

$ Q  H$ m6 _0 n3 i* n" G
* ]- \, q: i- b2 X
" l4 q) l! }% g沒錯
作者: fcchang    時間: 2008-7-28 09:06 AM
台大有個專做pll的教授叫劉深淵
9 i8 P' [7 D1 E0 ^他的講義裡關於這方面的介紹非常仔細
, b4 I  o; c. m& U/ j1 e設計上你的 c1、c2的比值，頻寬的大小0 n2 f, q, @& V+ Z
對所應的phase margin，damping factor0 ~9 ?7 ~& b; s5 H3 @! }' M
通通算出來給你
! F% c0 _# ~* {# r$ g7 d不妨網上找一下
, B" _" h  q" n  J; v應該會很有幫助的
作者: zhangxu2100cn    時間: 2008-12-3 02:45 PM
偶然发现这个论坛，发现真的不错，我还不是大牛，希望以后沃野能帮大家解决问题
作者: quantum    時間: 2009-1-6 03:17 PM
根据反馈系统的一般原理来理解：
# \& p0 d6 D7 c) B0 {) ^% dphase margin 大，则damping factor 大，ripple小，但settle time 长，
% B% `* ?7 O" R  x- B6 zphase margin 小，则damping factor小，ripple 大，但settle time短。2 U6 G8 S5 c" [1 c  P4 y1 `
2 ?2 _0 @  X% H0 i5 X$ Z
这样理解妥当吗，呼唤大大解答！



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