求助!畢業專題為設計全加器，希望大大提供經驗

君婷

小妹的專題乃是設計一個低功率高性能的全加器晶片，而因為我們專題生是初次接觸學習vlsi 所以連一點mos電路設計概念都很少。
; E5 c' e. }5 L而老師原先打算給我們一些參考資料讓我們方便設計電路，旨在培育我們學習佈局 畢業後成為佈局工程師。
6 k) K8 G2 h- X2 q" Y所以專題內容中設計電路事實上只是應付規定 並非要設計的多好 ，只要能設計出1個低功率且性能比一般全加器還略高的電路就夠，並可以交由cic下線即可!
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但老師本身非常忙錄，根本沒什麼機會遇到，不然就是忙到沒時間準備參考資料給我們，而我是夜間上課的 白天也有工讀，所以想請教先進們的經驗， 請問那裡有全加器的參考資料 夠讓小妹我從資料中設計出一個簡易且低功率的全加器 ，讓小妹純應付報告 而已。
2 a- Z- g/ ^' Y$ H* j因為目的在於學習佈局，且應徵佈局工作時，我想主管並不會再意你專題報告中設計的電路是否多好，但絕不能是直接copy別人的電路可修改   。主要看tools的熟悉和製程觀念吧!

不知是否有先進們 能提供經驗 協助小妹 解決問題，有這種夠讓人設計簡單低功率全加器的參考資料嗎?拜託了  謝謝 ^^

m851055

請問你是哪一間學校的，可以說嘛，看看有認識的老師嘛，幫你介紹。
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低功率的全加器其實在一般數位電路就有一般的全加器，如果是要低功率的那就多作simulator，找出最低功率的
MOS Length Width，一般將L設成很大，W很小。再去看電源端之current * voltage =Power就可以了。

$ D8 X1 ~: A1 F6 o* m, p# r提供釣魚的方法給你，希望對你有幫助。

君婷

謝謝大大的建議，對於目前沒什麼設計概念且剩一個學期專題就要結束的我，目前只想要把重心放在學習佈局而設計全加器只希望靠釣魚的方式解決!
6 I" `; t- v2 n$ R1 Q- d而小妹想請教各位先進們一點問題：
請問大家有見過 xor_cmos_mirror 所簡化的鏡射式電路嗎
http://www.badongo.com/file/4265452
5 p$ I% w4 \5 \6 ?$ J/ |  {) `這是我用powerpoint作好電路圖並上傳的網頁空間 的網址!
小妹想請問一下各位有見過這種簡化的xor電路的大大們  關於它的電路原理的網站要去那找?因為小妹搜尋不到這個電路的網站，只是聽學長說這種採鏡射式的xor比一般xor消耗功率低以及性能比它好等等....
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# S3 Q4 T9 y) h% Q小妹目前暫時想到的釣魚方法 是把1位元全加器的 所有xor採鏡射式的 應該會比原先傳統的全加器消耗功率更低才對(當然會跑spice來測式)。
0 c, d/ {, u- I8 t( }1.還有這xor鏡射式電路雖然是2輸入，但在電路圖上來看卻像是8輸入 ，所以想請教一下2輸入怎看的?
2.另外是否有傳統cmos全加器原理的網站介紹?因為小妹找了很久都只是介紹真值表和等效電路圖。都沒介紹cmos全加器的優缺點等等... 讓小妹可以試著改善缺點來提升電路性能。
/ b  o# J& h% {9 g$ ~$ g3.傳統的半加器乃xor+and組成的 ，而全加器乃2組半加器 和1組或閘 組成!
: w+ `) y0 I3 h: ~- v( K# p但如果小妹將全加器電路簡化成，即將原先的 and及or 都換成nand閘，我將電路邏輯閘的種類化簡到最少，這樣對電路性能有所提升嗎?
+ ^8 x: i6 N* {  @& h( z5 h' E一個等效電路中 若將其中的邏輯閘 用萬用閘來取代交換 ，其電路性能是否會有所變化?
6 m1 X# M/ T# R% }, x) U% p4.還有低功率的問題，通常將L設大、W設小 能降低功率，但L設小、W設大 會沒用嗎?因為小妹使用0.35um製程 L規定 一定要設0.35
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, ?9 l7 z0 v9 n6 i) l不知1位元全加器是否可能只加幾個基本邏輯閘就能比傳統全加器略為提升一些性能?還有1位元全加器的缺點是什麼?  小妹只查到4bit的串接全加器 就有進位延遲的缺點 等等...

不知小妹這種釣魚式思考的方向是否 有可行性?  也煩請各位先進們提供意見和經驗 謝謝^^
我只是認為 連傳統全加器原理和優缺點都不知的話，怎知如何改善其缺點或將優點再提升性能!

. A  u- S* h& {; X" U0 \/ Q6 Z0 s$ Y[ 本帖最後由 君婷 於 2007-9-5 10:01 PM 編輯 ]

君婷

小妹還想請教一下那裡有網站或書本有介紹 Carry Lookahead Adder (前看進位加法器)和
. u$ Y' j8 o) a4 L& ?Ripple Carry Adder (漣波進位加法器) 電路原理及電路圖和波形較詳細的介紹?
因為小妹想看看是否能結合它們1個速度快和成本低的優點   於1個單位元的加法器裡!
# F% M8 Q' a/ t0 W2 ~但網路上並不太好找原理和電路圖、結果波形等詳細的介紹，都是談有什麼種類的加法器之類的等等!
還有請問電路中邏輯閘用其它邏輯閘替換 是不是能使電路工作速度加快? 這點想請教 ，並且想知那些邏輯閘能工作速度較快及 各種基本邏輯閘是否有優缺點介紹? 或是告知小妹那裡可以查到其介紹 讓小妹去研究 ^^
# s% M' m2 E( C6 }' }還有如果將邏輯閘的 電晶體數目給簡化成較少棵組成 會有什麼影響 及好處 壞處?
2 v4 \/ m& L; R# @, O( g) R/ `0 }! R因為上篇的回應 所談的xor用利鏡射的方式來設計 使得電晶體的總數降為8棵，而一般傳統xor 是10棵喔!
小妹搜集資訊的方向仍不夠廣，所以想請教先進們 是否能提供意見協助 謝謝^^

) R; a5 P6 c' x[ 本帖最後由 君婷 於 2007-9-6 11:32 AM 編輯 ]

君婷

小妹想重新發問問題如下：
7 m: t' Z0 Q+ K  t: U, g* {1. 專題題目是高性能低功率的全加器
, Y2 ]2 v$ x0 u# F6 b" j    小妹目前已知高性能低功率的全加器應該有的特性如：功率低、工作速度快(總傳輸延遲時間
2 ?" I: X, }; ~& N+ U. ]: c    短)、扇出數 多，小妹只知這3樣，請問還要加強那些方面性能才稱的上是高性能?
3 j, O' _, c* F2. 調整mos的w使得r 變小 ，於是功率上升
    小妹想請問 可以讓電路功率降低的因素有那些? 雖然w加大 p越大，但因為w增大而產生的寄生
    效應越嚴重 會使c 值上升 拖慢了工作速度!
4 ]& {, Z! p. C8 P    小妹只知佈局的面積小或是電晶體數量少 可降低電路功率!
3. 請問有大大能拜託告訴我 TG XOR 這個利用傳輸閘組成的XOR 那裡有網站介紹電路工作原理及
2 M" {" o( }, K' r" w! `0 S   設計嗎? 因為我看不懂 它是怎設計出來地? 雖然照真值表輸入可得到要的輸出值，但它怎設計的
   有大大知嗎?   我查到除 TG XOR外 還有TG OR 但查不到TG AND ，如果我能知它怎設計的，那
, R- M. q2 v$ @  TG AND 應該我能自已推導設計!
4 Y) j1 V8 B0 d- Y" @2 @( `. f   小妹是想將全加器的大部份邏輯閘利用TG 來簡化 MOS 開關的總數，希望藉此降低功率及工作
7 o. E2 X9 w% d2 y- `2 t0 ?$ N3 I% Z   速度
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finster

1. 所謂高性能,除了1.)功率低、2.)工作速度快(總傳輸延遲時間短)、3.)扇出數多
其實應該還有一點就是面積要小(或者所使用的元件數要少)
不過,補充一點個人看法,扇出數多並不太算是高性能的特點之一,因為只要在最後一級輸出加大其size便可

  t0 G& A' l3 X0 \5 a  J2.其實,想要達到工作速度快的話,其W要加大,L要設為最小,同時,PMOS:NMOS的W比例值應為2:1(或者2.5:1)
. o3 ?9 D+ F% N0 x& Q7 ~5 ?+ t而至於工作速度最高可達到多快,這點需要作SPICE模擬才準確,再者,不同的製程有其不同的最高速度限制,至於極限為何,還是得作SPICE模擬才會知道
  {3 c% S" D0 @2 I6 c: u# x至於功率要低的話,除了元件數少之外,另外一點則是從電路本身著手,這點對妳來說可能會有點困難,基本上如果妳能夠降低暫態電流的話,其功率也就能夠很明顯的減少
4 K0 R% k6 o+ i! x2 r3 J% g
! u7 F, H+ {/ t) I: O; O3.我不確定妳能不能夠借到這本書,英文書,書名為"CMOS Logic Circuit Design",1999年出版,作者:John P. Uyemura,書中的第6章是介紹Transmission Gate Logic Circuits,裡面的第4節有用TG OR和TG XOR及TG Adders等電路及其說明,我想應該就能夠回答妳的問題了

endonelee

個人只是一個Layout人員，對設計方面不太懂，關於mirror的部份，
只知道如果你的真值表上AB部份0換1，1換0，結果不變的話，這個可以用mirror的方式設計
) B! P* |! S+ K, p你只要設計Pmos或是Nmos，另一邊的就用mirror過去。
: e; \+ P* W1 h0 v/ e: c) i
僅供參考，有錯還請指證。

君婷

關於扇出數的問題!
7 Z2 Y# Q5 y& l0 [! Y% q) F小妹想請問一下 想要扇出數高能驅動許多負載 可以在輸出端加2級正反器所組成的非反相之緩衝器  來當作驅動電路!  但在此想請問一下 驅動電路的設計 通常都是設計在PAD區域吧? 而非在核心電路部份!
2 I7 ~+ S0 N' K) ?( c4 \$ i+ j因為書上有說過PAD區可規劃驅動電路來推動很大的負載 但並沒寫 是否可規劃在核心電路的部份?
同時舉反相器當緩衝器的例子：
9 ]% J) O% }- Z; Y以最小尺寸的反相器當第一級，接著再以電晶體尺寸較大的反相器當第2級，如此類推 讓驅動能力達到 夠驅動 所要推動的大負載 即可停止串接!
但像這種以反相器當驅動器的例子 ，小妹想請問一下   若串接了很多反相器來驅動大負載 不就在輸出部份會因為反相器串接了太多 而降低許多工作速度嗎?
以反相器作驅動器的話，是不是只合適作小負載的驅動 這樣就不會犧牲多少的工作速度?
/ u" D- m' m6 R  B9 a$ T還有關於反相器較大尺寸的設計比值 要怎設呢?
' |% E4 Q, e" f( ~" D以上是小妹 目前的疑惑  希望有大大能提供經驗  謝謝!

u9513349

之前跟博班學長設計的全加器都是以要發PAPER為前提
' f8 k; t) O5 ?" P4 V
: t. w2 `  I$ U" h1 ?+ X! W3 H所以找了一堆有關全加器的PAPER來看

說真的  PAPER看多了  改電路的寫法就會有囉!!!

還有  你剛說的用NAND取代會少兩顆MOS  相對的POWER跟DELAY也會減少唷