有關動態電路layout的一些問題

piepie1244

請教各位專精人士，
小弟目前要tape out一顆32bit的Kogge-Stone adder（130nm TSMC）（主要
為dynamic circuit)，有幾個基本layout的問題想請教，
3 J! G% Z4 T( q
2 r( @# O- S7 @1.因為是數位電路，想請問一下，直接在MOS的diffusion上（已有contact和metal 1)上打一個via到metal 2，再由此metal 2把訊號（Drain or Source)送出去，這樣的layout方式好嗎？
2.clock除了要長clock tree把clock訊號送到local的電路外,有沒有需要特別注意的，比如說：在local的電路裡，要注意什麼情形才不會使的clock skew變嚴重，local的clock要走哪幾層比較好，等等之類的
3.在這種架構上，有沒有需要特別注意的地方。
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' |3 e+ P# t& q+ V6 m因為是第一次lay動態電路，所以不太清楚要注意什麼，還有請各位大大提供意見。感謝

m851055

1.因為是數位電路，想請問一下，直接在MOS的diffusion上（已有contact和metal 1)上打一個via到metal 2，再由此metal 2把訊號（Drain or Source)送出去，這樣的layout方式好嗎？

-->較不好，因為縱深落差較大

piepie1244

請問一下 縱深大 會發生怎樣不好的效應呢？？ 謝謝您的回復

m851055

原帖由 piepie1244 於 2007-9-5 08:14 PM 發表
8 P. }) z% J0 |請問一下 縱深大 會發生怎樣不好的效應呢？？ 謝謝您的回復

' L3 d, H/ P* _1 V* W8 ]; C

在etch時侧壁的metal會etch不乾淨，造成的影響如殘留metal掉到其他導線上，造成leakage......................

jauylmz

請問 m851055

. K) n* w' \0 ]. x" k" _1 d就這點需裡要如何改善   加大 Spacing嗎，還是要先拉一小段線再換到M2