類比與混合訊號佈局工程師 的 十大專業職能？

itricollege

$ E+ i, F# t6 `
, Y' V) Z: {% t2 x" R! C$ g這些救是 消費性電子產品佈局設計、電源管理佈局設計、車用 IC 佈局設計、電腦與週邊佈局設計 和通訊佈局設計等的 職能基準？

入門條件：以電子科系背景具備佈局相關工作經驗半年以上，或非電子背景，具備佈局設計相關工作經驗一年以上者？

消費性電子產品佈局設計 主要工作內容：音效 IC、感測器、數 位類比轉換器 (ADC、DAC)、比較器？
8 O/ j6 o) i. j3 N5 e" r) |
0 F9 B$ a  @2 [! @. I通常工作中，哪三項問題最多？最需經驗交流？

ranica

招聘公司：A fabless IC design company
招聘岗位：版图设计工程师
工作地点：Beijing
: m9 x# p2 U0 Q2 Q  [, W0 @
岗位描述：
负责模拟和混合信号电路的版图设计。 能够熟练运用版图工具运行版图设计 能够掌握验证工具对版图进行LVS/DRC等验证版图设计。 与设计工程师合作进行版图改进。
8 F1 [) {" Q. M: g3 U3 R
7 O; D- I! F% j7 I4 R1 _职位要求：
熟悉Cadence版图设计工具和Unix工作环境。 了解集成电路工艺流程和集成电路相关的电路及工艺基础知识。 微电子、半导体或电子工程相关专业本科及以上学历。英语良好

ranica

Senior Analog Layout Engineer
4 @8 E0 A9 x; _$ O
公      司：a top 15 semiconductor company
5 Y3 y0 v3 j8 F! i% B工作地点：北京

Job responsibility:  
This position will participate in layout design team for analog and mixed signal circuits layout on CMOS and high voltage BCD process. Work through entire chip construction process, from preliminary floor-plan, detailed sub-block layout, and top level integration  and routing. Responsible for running full verification sequence using advanced EDA tools. The responsibilities will include but not limited to:
           Leading top level layout  floor-plan  and integration
/ r/ x' j' o+ B            Transistor level sub-block layout based on schematics provide by designers, including careful analog considerations
" h, Y, v7 p/ @! B5 h& |            Completion of DRC and LVS check and verification tools
            Hold and attend layout reviews

ranica

Qualification:  
% L% a& P/ j$ O! m+ E0 [            BSEE or above
            5+ years working experience as an analog layout design, 3+ years top-level tape out        experience
            Experience of high speed circuit analog layout  
- C% l, n4 d) u* ]5 _7 N* y' A            Understand IC process basics
5 W" w% @: C! c            Understand circuit basics and how they impact IC layout strategy
            Good English language skill
            To be able to travel abroad frequently

ranica

数字版图工程师

公      司：A famous IC company
) d' q, y3 s+ E9 y工作地点：苏州

职位描述
3 n) ?5 f% K5 A: G' g: s工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.
& Q9 Q* g' ]4 G! p
职位要求:
$ w2 v9 T/ O, W1 K2 C1 r1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
6 K/ i% p- ?9 M$ w. a) i, ^2. 有数模混合芯片物理集成经验.
5 M4 M) B; h. S/ A3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
4 {: l* x) c! ~4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
5. 积极主动,团结合作, 有独立解决问题的能力,
6. 学历本科或以上
/ k- ?7 W5 I. T7. 两年后端工作经验

ranica

Cadence發表Virtuoso Liberate AMS方案

  ~6 G) n) N- k( C3 v益華電腦(Cadence Design Systems, Inc.)發表Cadence Virtuoso Liberate AMS特性解決方案，適用於鎖相迴路(phase-locked loops；PLLs)、資料轉換、高速收發器與I/O等混合訊號區塊的動態模擬特性分析解決方案。
0 _6 h/ V3 ~! Y% [0 b
( n5 w0 i' O5 H8 r0 qVirtuoso Liberate AMS建立在驗證有效的Cadence Liberate特性分析平台的基礎之上，能夠以20倍的速度分析擁有數百萬相關寄生元素的混合訊號巨集的布局後網表(post-layout netlists)的特性，遠勝過傳統「divide and conquer」FastSPICE模擬方法，而且擁有真正的SPICE精準度，能夠實現準確的系統晶片(SoC)signoff。

隨著SoC複雜度日益增加，並且業界轉而擁抱IP重複利用和使用靜態分析工具為而signoff執行digital-on-top設計 流程，涵蓋混合訊號巨 集等設計中的區塊都需要Liberty。

為了簡化這個流程，Virtuoso Liberate AMS掌握數位與類比路徑之間的互動，並在最終的Liberty庫中建立其模型，使大型混合訊號巨集區塊的標準Liberty模型建立工作自動化。

* N! v9 V* }; z0 B7 }, k; ]為了提高生產力並縮短模擬時間從數週到數小時，Virtuoso Liberate AMS結合Cadence快速仿真技術， FastSPICE technology, Spectre XPS，提出混合式電路行為切割方法，並將定義的電性特性成功描繪出混合訊號電路區塊特性 。

ranica

依據混合式電路行為切割方法，定義出最糟糕邏輯特性 。然後利用真實模擬軟體「Ture SPICE」將切割邏輯子電路作精確度極高仿真，以達到高精準度library模型。

4 q" W& @8 r6 b% q對客製電路設計人員而言，Virtuoso Liberate AMS密切整合於Virtuoso類比設計環境XL平台上(ADE-XL)，並藉由ADE-XL平台仿真訊號設定，快速的將模擬結果實現在liberty模型中(.lib file)。

7 |9 J; Z1 k! ~% oAquantia Corp. 數位IC工程副總裁Darren Engelkemier表示，使用Virtuoso Liberate AMS之前，混合訊號區塊的特性分析過程是錯誤百出的手工流程。有了Virtuoso Liberate AMS之後，設計團隊就能夠免除網表處理的負荷，使這項工作自動化，並取得更精準且更可靠的資料，尤其是在電路層的非標準架構客製單元。
, p& g6 G- f0 G* y+ I
Cadence客製IC與PCB事業群資深副總裁Tom Beckley表示，Cadence致力於為客戶提供世界級模擬與特性分析解決方案。Virtuoso Liberate AMS擴展了公司在混合訊號流程領域的領導地位，為設計人員提供威力強大的全新解決方案，提高生產力並縮短上市前置時間。