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好多的問題~~~
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1. std_logic_vector 跟bit_vector都可以宣告一維變數或信號, 只是6 a& F8 e: r- o! y, r* C$ c
std_logic_vector 可支援unknow, don't care, weak high, weak low, 1, 0, tri-state...2 z8 x" Y; }+ P2 {$ U) U0 x
bit_bector好像只能支援, '1', '0' , 'X', 'Z'的樣子, 有點忘了, 不過差不多是這個樣子* b( g! S0 d! T% x. D- U
這些東東都宣告在1164 package內
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2. 1個bit時請用單引號, 超過1個bit時請用雙引號
) r' l/ F# m, |6 [7 E5 ^
& c( Y0 B7 D$ u0 k7 j3. 1164宣告了信號的基本屬性, 所以引用這個package是最基本的.
4 d2 p. W4 N2 _, x1 q3 k$ g" x$ k0 s- x8 Z+ K `. v
4. constant宣告了常數, signal跟variable宣告了設計中wire (reg)的信號, 在宣告時給veriable跟signal初始值意義不太, 只能在模擬時使用, 對合成沒有幫助
6 x% m. ~ S8 w. D" |6 e# R6 m) V6 T8 o8 v
5. ()只會影響合成時的優先順序, 有時為了增加程式可讀性或者不確定合成結果時會用(), 會好一些 t- B0 O ?" @' L7 w5 |
4 P" Z, I) r1 e9 N1 {" @- \1 V, j: l+ N# S以上, 希望有幫助 |
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