三階DT sigma-delta積分器輸出波形飽和的原因?

wlyi0928

各位先進大家午安:
0 U: M% H( M' g" u! \+ \
目前小的正在做一個三階Switched-Capacitor Single-Bit Sigma-Delta Modulator.
應用於音頻, 輸入訊號頻寬=20 kHz, 用的是CIFB架構.
6 x0 M0 e( {% O/ y很不幸的, 其中第二階及第三階輸出波形皆已經飽和, 量化器輸出的數位值當然不對.
能否請各位先進指點任何有可能發生問題的地方呢...任何地方都好...拜託拜託...
" j$ L$ Z/ x3 i8 k4 K8 c5 f) ?( E
8 Q! F) e4 ~6 G% D8 D9 A感激不盡!!

baoer

我之前也問過中正大學的李順裕老師，老師說，
你可能一開始模擬沒overdrive voltage考慮進去，
. d6 E# U3 `5 G# n6 C那你可以試著去調小積分器前面的系數，但提是
( ?) k* C9 ~6 P. U改變系數要依舊符合你的要求！

chip123

還有沒有更好的答案？看來可能是重賞金額還不夠?! 所以，雖然有這麼多人看過...

9 g2 R: ?; \! O( d' r8 m因此，特別加碼10元RDB！懸賞者 加10元RDB 以資鼓勵：讓好問題得到好答案！:o

chungming

系統方面要注意是否穩定，有用MATLAB先跑過穩定度嗎?
積分器的參數是不是太大，這和樓上的大大說的是同樣意思。
' |# H% I* I+ ~5 [; [. b8 ]電路方面有可能是積分器的commom mode input不夠寬也會造成。

! d" N- l1 T) q  J" s6 g參考這篇paper:
A 1-V 140uW 88-dB Audio Sigma-Delta Modulator in 90-nm CMOS
7 T" |4 W$ D2 i: q# s1 p% D
% y) W* d( Z4 N. @( P) u0 F# o) JLibin Yao; Steyaert, M.S.J.; Sansen, W.;
Solid-State Circuits, IEEE Journal of
: Y' w# M6 I5 i% Y& w# z5 fVolume 39,  Issue 11,  Nov. 2004 Page(s):1809 - 1818

liangshangquan

可以先嘗試用較小的輸入來仿真看是否是積分器超過了op輸出擺幅的原因
9 p& ^" C; K6 v- J6 x3 O! O: l% t# `也可以在matlab�來模擬各級輸出範圍的大小
如果過大超出了op設計的極限 需要考慮增加增益衰減因子修改係數
或者在電路中修改結構和bias來調整輸出擺幅

kuohsi

1. 係數不對，要用MATLAB跑出係數
. _$ i  i( O6 F' O2. 輸入信號Vin > 參考電壓Vref
3. 積分器極性接反

glavine

係數可能出問題吧∼∼∼
* _7 ^2 ~7 P; b. Q0 g# r7 jAHDL先跑看看阿  用理想的比較器 op dac先跑出來
5 Y( ]" X) U$ s: t在一個一個換成真實的比較好找bug吧

也有可能是接成正迴授＝ ＝
這常常遇到
  H( ~- C8 C+ hCIFB的dac也要注意極性 也不能接成正迴授

qw101

請問ㄧ下，輸入信號Vin(p-p)跟參考電壓(Vref+-Vref-)的關係為何(有倍數關係嗎)，還有如何判斷極性正確，亦即輸入接到積分器，積分器接到比較器，比較器準位再回到積分器(簡單結構，複雜的結構也可以討論)，and如何在時域就大概可以判斷數值是ok的，然後再去做FFT。

小緯仔

你可能要先用matlab去做系統上的模擬
6 d) w8 L  c" N* w# ^( t看看是否穩定，係數我覺得是造成你飽和的原因

bigben

调制器的系数的问题吧？
各级采样电容可以降低看看！！！！！！！！！！