智原科技採用捷碼(Magma)的FineSim SPICE電路模擬器

chip123

降低模擬時間至 24 小時以下 其他競爭者的模擬器需時 26 天

【新竹 台灣．桑尼維爾 加州 】2007 年 01月 16日
半導體設計軟體供應商捷碼 (Magma) 設計自動化有限公司（納斯達克股票交易代碼： LAVA ）今日宣布，ASIC 設計服務暨 IP 研發銷售領導廠商 ─ 智原科技 ( 台灣股市交易代碼 : 3035) 已經選用捷碼 (Magma) 的 FineSim SPICE 電路模擬器作為其 高性能晶片設計的模擬器。 FineSim SPICE 雀屏中選的原因是，它展現了比其他幾個市面上常見的電路模擬器產品更好的準確性與更快速的運作時間，將設計上的模擬時間降低至 24 小時以下，而某一 通用競爭者的模擬器則需時 26 天 。

+ V6 ?0 j4 I# x: _“我們使用過七台不同的電路模擬器，但我們需要一個高性能晶體等級的 SPICE 電路模擬器供我們最新的、高頻率的 PLL 晶片使用 ” 智原科技 IRDC ( 基礎建設研發中心 ) 部長王志恆表示， ”藉由在我們的 10 /100/1000 以太網控制器， 10/100 快速以太網 PHY 核心，和聯電 90 奈米過程中的千兆赫 PLL IP 上使用 FineSim SPICE ，我們能在維護低抖動率的同時，增加頻率。我們準備將 FineSim SPICE 在我們的電路模擬器上規範化。 ” 廣泛被應用在家電產品譬如手機和衛星電視的 PLL ( 階段鎖圈環 ) 設計，要求低抖動率，與二個信號階段之間的變化。

"我們的目標是達到一次設計成功，最後縮短上市時間。 " Wang 說， "FineSim SPICE 的準確性和其分散處理所導致的快速運行時間，能幫助我們迅速完成非常先進的設計 - 我們先前的模擬器需時 26 天，但是對同樣的設計， FineSim SPICE 只需要少於 24 小時。 " " 我們的主要焦點是改進設計生產力，而 FineSim SPICE 的目標就是快速地達到更好的準確性。 " 捷碼客製化設計業務總經理 Suk Lee 表示， " 使用 FineSim SPICE ，設計師能模擬非常高性能的晶片。如果使用傳統的模擬器產品，此種模擬將是不可能實現的。"

FineSim SPICE 是 SPICE 等級的模擬分析工具，內建為混合的數位和類比設計使用的晶體管級模擬分析能力。 FineSim SPICE 包含一個全套的 SPICE 模擬引擎 ，可使顧客在晶體管水平模擬大規模混雜信號系統晶片的分散處理 。藉由在維護充分的 SPICE 準確性的同時提供更快的速度和容量， FineSim SPICE 使設計師得以模擬先進的電路 -- 譬如 PLLs 、 ADCs ( 類比到數位轉換器 ) ， DACs ( 數位到類比轉換器 ) ，並且千兆赫 SERDES (SERializer/DESerializer)-- 他們早先甚至不會嘗試使用更慢的傳統 SPICE 模擬器來進行。

! D+ C; i2 q: A. m關於捷碼

' j5 g% X  }7 O應用於積體電路 (IC)設計的捷碼設計自動化有限公司 （Magma Design Automation） 軟體被公認為是半導體科技中最優秀軟體的代表。全球頂尖的半導體公司都使用捷碼 (Magma) 的 EDA (電子設計自動化) 軟體來設計和驗証複雜的、高性能的 IC ，應用於通訊、計算、消費電子以及網絡應用，同時，縮短了設計時間和成本。捷碼 (Magma) 公司為 IC 實施、分析、物理驗証、特徵描述和可編程邏輯設計以及公司完整的 RTL-to-GDSII 設計流程提供了“從 RTL 到矽片的最佳捷徑” ("The Fastest Path from RTL to Silicon") 。捷碼 (Magma) 總部位於美國加州矽谷的聖塔克拉拉市，在世界各地均設有辦公室。捷碼 (Magma) 的股票以交易代碼 LAVA 在納斯達克証券交易所掛牌交易。欲知更多有關捷碼的資訊，請上網 : www.magma-da.com。

jiming

周延的靜態與動態電源分析功能 實現複雜低耗電設計的精確signoff分析

< 2007年11月14日台灣新竹訊> – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，無晶圓廠ASIC與SIP領導廠商智原科技(Faraday Technology Corporation，TAIEX:3035)已採用Cadence VoltageStorm&reg;電源分析技術，確保智原科技劃時代低耗電設計能符合其嚴苛低耗電規格。智原科技運用VoltageStorm的靜態與動態電源分析，驗證其先進低耗電設計方法，涵蓋power gating、de-coupling capacitance最佳化，以及multi-supply, multi-voltage (MSMV) scaling等。

# S! ^  W5 r* e( I: w' E智原科技曾經開發過電源分析解決方案，並成功地使用在90nm製程設計上。面對65nm製程以下的重大挑戰，智原科技廣泛地評估各種替代方案。審慎評估之後，VoltageStorm電源分析技術雀屏中選，證明擁有各種功能，能夠周延地驗證智原科技複雜的低耗電設計。此外，智原科技選擇的設計實現解決方案，結合VoltageStorm與Cadence SoC Encounter，更提供完善整合的途徑，能夠使power switches與de-coupling capacitance最佳化，提供智原科技絕佳價值。
4 O. o! y: a; t- W  P) q, P+ W
智原科技SoC發展暨服務處長謝承儒表示：「我們非常關切65nm先進製程上低耗電設計電源分析的精確度。而經過我們的審慎評估後，VoltageStorm的確無論在功能、精確度、容量與效能上，都具備了能夠滿足我們未來生產需求的條件。對我們的後端設計工程師而言，從SoC Encounter直接執行VoltageStorm分析的能力，更是大幅提高了使用方便性。」

VoltageStorm的靜態與動態電源分析是Cadence低耗電解決方案的主要元件，也是Encounter平台不可或缺的一環，可驗證全晶片IR drop與power rail electromigration。 透過與SoC Encounter的密切整合，全自動的de-coupling capacitance與power switches最佳化得以實現。
- B0 I( s" m2 _' i5 k  q  e* I
Cadence益華電腦數位實現事業群副總裁徐季平表示：「在65nm製程，低耗電設計團隊必須使de-coupling capacitance最佳化，以解決動態IR drop瞬萬電流，和減少關閉邏輯區塊電源所需的電源開關數量的議題。而完善整合的SoC Encounter與VoltageStorm解決方案實現了自動最佳化解決方案，不再有設計過程中的胡亂猜測，以精確的分析更增加了tapeout的高度信心。」
# B" I* W) a) O. a7 W
, G. I1 V6 V- o# d8 d+ Q/ I在大多數的參考流程中，VoltageStorm都能夠讓低耗電設計團隊使IR drop降到最低、避免electromigration、使新增de-coupling capacitance與power switches的效率臻於極致，並確保以卓越的設計，杜絕矽晶片故障的可能。

jiming

HSINCHU,Taiwan; Sunnyvale, California (November 13, 2007) – Vivante Corporation and Global Unichip Corp. (GUC; TW:3443), a leading SoC design foundry, today announced that GUC has selected Vivante’s silicon proven scalable 2D and 3D graphics solutions for GUC's system-on-chip (SoC) designs. The agreement gives GUC access to Vivante’s Mobile Visual RealityTM solutions for customer SoC designs targeting mobile handsets, low power computing, personal media and navigation, and other consumer applications, on which the user’s visual experience makes the difference.

1 D* W5 q3 g6 |! F4 c"We decided to partner with Vivante on graphics technology because of their ability to deliver a scalable solution that is extremely area and power efficient across a wide range of consumer applications," said Jim Lai, president and COO of GUC. "As a leading SoC design foundry, GUC is constantly looking for ways to bring proven, differentiated technology to our customers."
/ C. N6 A4 y) ?' u7 z
"Vivante is proud to partner with world class SoC design foundry GUC to deliver 2D and 3D mobile graphics acceleration solutions to GUC customers," said Wei-Jin Dai, CEO, Vivante Corporation. "Mobile Visual Reality will help GUC tailor customers’ products with solutions ranging from 2D accelerated user interfaces to PC quality gaming on handheld devices."
+ T" l$ a2 Y9 Q# r  {3 H5 V' ]' x  i
$ \$ D9 `: O4 S! Q1 YAbout Vivante Corporation
- s0 c' e, y# z
( ^0 I& R2 s  f2 h9 AVivante Corporation is a privately held graphics technology company focusing on licensing 2D and 3D Mobile Visual RealityTM technology for the handheld market. Architected from the ground up to provide the same visual reality found on PCs and game consoles, but with far less power consumption and die size, Vivante's mission is to enable our partners to differentiate their mobile products with PC-quality visual reality. Vivante Corporation is headquartered in Sunnyvale, California with a subsidiary in Shanghai, China. For more information, visit http://www.vivantecorp.com.

chip123

台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日宣布台灣積體電路製造股份有限公司（台積電TSMC）將於2008年3月份開始提供捷碼公司的Volcano™數據庫以及Quartz™ RC技術文件，連同台積電單元資料庫一起下載。

　　利用Talus&reg; IC實施系統中的文件以及單一指令，設計師能夠有效縮短45奈米以及65奈米積體電路的實施時間，並有效減少工作量。而在開始設計實施之前，其它的流程仍然需要多個步驟，包括將LEF/DEF文件、製造規則以及RC提取技術文件導入到多個工具中。

　　Volcano數據庫中也提供了一種更為有效的方法，使得實施開始之後的設計變更能夠得以實現。如果使用單獨運行的工具，設計師們需要耗費大量的時間將數據庫導入到相應的單點工具中。在實施過程中，如果設計師決定在資料庫或者設計規則之間進行切換，那麼必須重複若干次將所有數據庫導入到多個工具中的過程。由於捷碼公司的軟體是基於一個統一的數據庫模型，因此只需要導入新的數據庫即可。當只更新其中之一時，舉例說明，當台積電只更新器件單元資料庫，而不更新規則文件時，通過分別提供Volcano資料庫視野 (view)以及Volcano設計規則，使得台積電提高了下載的效率，並有效減少了Volcano的維護工作，反之亦然。」

1 e% w( q/ X. k6 J5 y# s　　台積電資深設計架構行銷總監ST Juang表示「為了響應對捷碼積體電路實施工具組件以及支持其統一數據模型的先進技術設計架構持續增溫的需求，我們實施了對捷碼公司Volcano數據庫的支持。」他進一步強調「通過輕鬆地存取訪問高質量的數據庫，將大幅度地提高設計效率，並增加矽片首試成功的概率。」
' w3 ?4 B' p2 _$ c% W9 E% M5 V
　　捷碼科技設計實施事業部總經理Kam Kittrell表示：“將台積電強韌(robust)的製程技術和製造能力與捷碼公司整合的IC實施軟體結合在一起，無疑為用戶提供了意義非凡的性能、成本以及周轉時間等優勢，”他繼續表示說：“我們很高興能夠與台積電緊密合作，使得設計師們能夠更方便地充分利用我們的解決方案。
( F3 ]) m3 o; H2 H) B: E
6 S3 e. A7 J/ h. ~! G3 g　　台積電已經針對經認證的工具數據庫，開發了一整套完善的品質控制製程，而且正在針對各種應用在45奈米、65奈米和90奈米等技術節點實施晶片設計。從3月份開始，台積電網站將會提供45奈米和65奈米的Volcano 顯示環境。

chip123

無與倫比的模擬、類比優化 (analog optimization)、晶片完工修整 (chip finishing)

　　台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日發布了QuickCap&reg; TLx ，該工具在堪稱業界黃金標準的3D電容提取器之上增加了先進的晶體管級(transistor-level)提取支持。
- W) f! k. {! @: p; \8 Y
　　QuickCap TLx與捷碼今天同時發布的、全新的Titan™混合信號設計平台緊密地整合在一起，從而確保了設計師們能夠只利用物理平面佈局圖作為輸入對他們的設計進行模擬，而無需對平面佈局圖的寄生效應進行提取。同時，QuickCap TLx也可以單獨運行，能夠完全支持目前模擬、存儲以及時鐘網絡模擬中使用的主流行業標準。
  }8 y  R  M! _! v: g! U. v
　　利用預特徵描述(pre-characterized)近似2.5D模型的、傳統的“基於幾何結構”(geometry-based)的提取器既無法處理65奈米以及45奈米設計中複雜的幾何結構，也無法實現必需的提取精度。

  M5 }9 w, {6 ^  @  u　　捷碼物理驗證事業部市場行銷副總裁Kevin Walsh表示：“使用如捷碼FineSim™電路模擬器的SPICE模擬的設計師們，需要的是最精確的平面佈局圖後生成的寄生網表。”他進一步強調：“目標定位於最少的失誤、甚至零失誤，使得設計師們能夠去除多餘的差數 (margin)，從而完全獲益於製造技術帶來的優勢，進而提高性能，增加利潤。
2 m: S) L: m2 j
( F  e6 `) R: e6 M7 T) j& b0 A) N2 A    QuickCap TLx充分利用了久經考驗的捷碼技術。它利用了QuickCap NX工具先進的隨機游動分析方法，它是全球領先的代工廠公認的黃金參考標準。為了實現更高的產能和可擴展性，QuickCap TLx還採用了Quartz™ DRC和Quartz LVS管線技術。
% b* @4 k9 z. U  h
以先進的特性應對45納米設計挑戰
0 L: `9 x8 q2 g1 N& \　　除了晶體管級的提取功能之外，QuickCap TLx工具中還包括了一些有助於應對來自45奈米以及更精細製程幾何拓撲結構(process geometries)挑戰的全新特點，包括：

• 考慮了應變矽影響，包括井鄰近效應（Well Proximity Effect, WPE）以及淺溝槽隔離（Shallow Trench Isolation, STI）
• 支持標準的代工廠綜合體，經過了參考流程的認證
• 基於Tcl的規則允許自定義的修正
• 改進了QuickCap提取的並行運行能力
• 當運行在多台設備上時，運行時間能夠隨設計規模的變化而升級
• 確保了寄生效應的降低以及網表生成控制
• 提供了基於閾(threshold)和分析的RC簡化
• 包括了靈活的網絡識別(net identification)，自動化的反向註釋
• 執行增量式提取

chip123

Magma發表Titan 首套結合了全晶片、混合信號、分析和校驗的IC設計平台

無與倫比的模擬、類比優化 (analog optimization)、晶片完工修整 (chip finishing)以及物理校驗整合(physical verification)和自動化
; `" Z! u* _. @0 T2 U) Z

, G: C! b% G8 J7 q　　台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日發表了首套全晶片級混合信號設計、分析以及校驗平台Titan™。不同於其它設計解決方案，Titan™將混合信號實施方案與數位實施(digital implementation)、電路模擬(circuit simulation)、晶體管級提取(transistor-level extraction)以及校驗緊密整合為一體——使得類比設計師們實現了效率和生產力的重大突破。
" V. M' h# u' v" X! I
　　由於 Titan™ 同樣基於捷碼科技的統一數據模型，因而它能夠緊密地與捷碼科技的Talus&reg; 數位IC實施、FineSim™ Pro電路模擬、QuickCap&reg; TLx晶體管級提取(transistor-level extraction) (同樣在今天發表)以及Quartz DRC 和Quartz LVS物理驗証產品共同工作。其結果就是類比和數位設計團隊不再單獨工作，而是能夠對彼此的設計空間有一個清晰的了解。

　　捷碼科技主席兼首席執行長Rajeev Madhavan 先生表示「Titan™平台是捷碼科技發展歷程中的又一個重要的里程碑，實現了IC設計中的遊戲變換優勢。」他進一步強調「通過針對數位設計的Talus和針對混合信號設計的Titan™平台，我們已經達到了之前電子設計自動化(electronic design automation)行業從未向晶片設計師們提供的整合水準。」

$ k% s% J, S3 h" X8 G6 G( X　　捷碼公司訂製設計事業部總經理Suk Lee 先生表示：“類比/混合信號設計工具已經無法像數位設計工具一樣緊跟摩爾定律(Moore’s Law)的發展步伐，利用這一無與倫比的類比IP優化(analog IP optimization)以及過程移植(process migration)、統一模擬(unified simulation)、物理驗証、物理設計和晶片完工修整環境的自動化-以及與數位設計流程的現場整合 - Titan在混合信號設計(mixed-signal design)的變革中實現了重大的飛躍。”

Titan：類比/混合信號設計的進化
　　目前類比設計流程及其團隊與數位工作是完全隔離的。類比積體電路很大程度上仍然是全部訂製，而且需要艱辛的手工草圖繪制。除了成本相當耗時又易於出錯之外，晶體管級(transistor-level)的設計風格也不允許將現有的設計輕鬆地移植到新的代工廠(foundry)或新的製程/技術節點(process/technology node)。相反，此類設計的有效移植需要從頭開始進行電路重新實施。而通過Titan平台，類比設計師們仍可將自己的專業知識應用於第一電路拓撲的定義，但移植到新的節點將更為方便。

0 x5 O/ `1 K$ _& m! E閃電般的自動化晶片完工修整以及與數位實施的現場整合
　　在傳統的流程中，晶片完工修整 (chip finishing) — 設計中的數位和類比模塊已經完成協同的佈置和佈線(placed and routed)— 是需要手工干預、相當耗時的一項工作。Titan的晶片完工修整是平台中首先發佈的產品，提供了完整的、自動化的晶片完工修整功能。
! t- Z& f  k0 q* O! r" S- V快速的、高容量的系統將混合信號平面規劃圖與Talus的佈局和佈線(placed and routed)功能整合為一。它能夠輕鬆、熟練地處理最大規模的設計，通過一個有效的、基於約束(constraints-based)的方法自動化類比網絡和特殊網絡佈線，通過與Talus、Quartz DRC 和 Quartz LVS的現場交互界面，使所有的混合信號平面規劃圖能夠立即用於物理和時序驗証簽核分析(physical and timing verification sign-off analysis)。Titan的晶片完工修整能夠實施同時影響類比和標準單元(standard-cell)組件的階段晚期的工程變更命令（ECOs），而不會導致嚴重的延期。

/ L3 z; T( X& z5 z6 R高效率的全晶片電路模擬
　　利用業界領先的電路模擬器(circuit simulator)FineSim，以及堪稱業界黃金標準的寄生提取(parasitic extraction)工具QuickCap TLx，Titan提供了一個整合的模擬環境。對於真正的混合信號設計，FineSim 接口也允許全晶片的電路模擬(full-chip circuit simulation)，使得設計中的類比部分實現了SPICE 級(SPICE-level)的準確率，設計中的數位部分實現了fast SPICE 級的準確率。在將晶片交付矽片生產之前，這一特性確保了類比/數位接口的有效模擬和校驗。
. i  ~' u3 m/ Q3 C- \- O0 I
; ~  q4 Y1 g5 C& I- T　　Titan 晶片完工修整功能目前已經上市。欲獲得關於捷碼公司如何整合類比和數位設計以加速混合信號設計的開發，請上網 www.magma-da.com/WPTitan.html 下載白皮書《Titan 統一的、自動化的、全晶片混合信號設計解決方案》。

jiming

捷碼科技(Magma)的Knights Camelot CAD導航解決方案與Mentor Graphics YieldAssist故障診斷引擎進行相互連結
故障診斷引擎的測試結果可自動移轉至故障分析軟體中
( h* j- v3 f4 [; c
: Z5 G& ^2 z5 y9 }/ H美國舊金山  2008年7月22日訊 — 晶片設計解決方案供應公司捷碼科技（Magma）（納斯達克交易代碼： LAVA）今日宣佈與Mentor Graphics&reg;（明導國際）共同合作，完成故障分析的整合介面開發，可將Mentor的YieldAssist™測試故障診斷引擎連結至Magma的Knights Camelot™ CAD導航解決方案。該介面允許從Magma的 Camelot導航系統內部，直接閱讀及顯示由YieldAssist得出的故障通訊匣層及位置之集合。此項整合讓使用者無須於兩系統間進行資料翻譯作業，將使故障分析較先前更為便捷。

5 g, T# q) |+ x( t一旦進入了Camelot，故障通訊匣層（failed-net）資訊就可以在佈局和原理圖（schematic）之間進行交叉比對，並傳送到晶圓廠和各種故障分析工具中，如此將可加快產品除錯與設備分析作業。
5 ?+ Z+ J) _5 R
, {# t. v5 z+ a9 d明導國際可測試性設計產品部市場總監Greg Aldrich表示：「Camelot的設計分析及CAD導航能力在故障分析業界早已享有盛名。透過YieldAssist和Camelot的整合，雙方彼此的客戶將能從掃描式（scan-based）測試獲取更大價值，並在了解矽晶片故障的根本原因上節省可觀的時間與精力。」

3 b% Q4 n/ D( m( v$ c 捷碼科技公司晶圓分析業務部副總裁Ankush Oberai進一步指出：「我們的目標是為故障分析工程師提供有效的、流線型（streamlined）的解決方案，以達到真正的可製造性設計。藉由在YieldAssist 與Camelot間所建立的自動化介面，明導國際和捷碼科技已為業界建立起在準確度及吞吐率（throughput）的嶄新標準。」
( \: Q8 b/ `/ [' x
YieldAssist：精確結果、高吞吐率
$ M6 i. n" w$ b* X! K5 ?5 m/ d
明導國際YieldAssist的先進測試故障診斷工具提供完善的功能，可針對未能通過可製造性測試的設備迅速進行分析。YieldAssist結合由Mentor的FastScan™ ATPG工具與TestKompress&reg;測試模式壓縮工具所生成的生產掃描測試模式，以及從Mentor MBISTArchitect™得到的記憶體測試結果，快速且準確地辨識並分離出限制良率的故障區域。

因此，經過最佳化作業以便提供精確結果及高吞吐率的YieldAssist，不論在製造過程中或故障分析實驗室裡皆能透過線上執行。

Camelot：進行故障分析的業界標準
: J1 J* W, r4 O4 C. ?6 T
$ q+ J  F6 A- y+ g% M: P$ D: k- h5 A捷碼科技的Camelot軟體系統是用於故障分析、設計除錯和良率改善分析的新一代CAD導航標準。透過50多種不同類型的分析與測試設備提供電腦介面及導航能力，Camelot可使設計與半導體故障分析實驗室的設備和人力資源得以達到最適化。它的應用工具、功能、選項及網路連結能力提供了完整的集成系統，對各種檢查、測試和分析工作皆可達到迅速且有效的檢查與解析。Camelot同時讓故障分析實驗室的產品小組與設計小組間能進行更緊密的協同作業，因此可大幅縮短了良率達成及產品上市時間。

jiming

捷碼科技（Magma）與Zyvex Instruments建立OEM合作夥伴關係 為100奈米以下的積體電路提供更快、更精確的故障分析
* y. d: C* S- fZyvex NanoWorks產品線將與Magma Knights Camelot進行套裝搭配

美國舊金山  2008年7月22日訊 — 晶片設計解決方案供應公司捷碼科技（Magma）（納斯達克交易代碼： LAVA)，今日宣佈和Zyvex Instruments建立新技術OEM合作夥伴關係，為100奈米以下的積體電路提供更快、更精確的故障分析。根據合作條文，Zyvex將把Magma Knights Camelot™ CAD導航軟體納入其旗艦奈米探測系統nProber™的標準選項。Zyvex選擇了Camelot作為其優先的CAD導航工具，主要基於Camelot的產品穩健性和豐富功能，且在市場上具備優勢領導地位。

* ?; b1 g: F) x, _9 L$ XZyvex nProber主要設計為優化半導體設備100奈米以下的電子探測作業，具有強化的吞吐率（throughput）且方便使用。Camelot可與Zyvex工具進行無縫配合，包含從GDSII或Oasis 檔建立佈局檢示圖、套疊影像至佈局圖，及驅動工具至精確的X、Y座標以進行設備探測與除錯。此項捷碼科技與Zyvex合作方案將可使半導體實驗室和晶圓廠分析小組更快速便捷地標定潛在瑕疵位置，並加速校正作業。
# c/ d  e( A& }+ _1 L6 {1 Q2 X
/ `/ T( p1 l3 F$ B1 f( M「隨著半導體客戶的製程技術日新月異，IC設計和製造所面臨的挑戰亦隨之愈加複雜、耗時與花費昂貴。藉由Camelot CAD Navigation軟體，我們將可提供客戶更精確、更高吞吐率及更具成本效益的故障分析解決方案。」Zyvex Instruments總經理Randy Schussler表示。
6 O! r. R% f2 V+ _
捷碼科技公司晶圓分析業務部副總裁Ankush Oberai同時指出「Zyvex是奈米探測技術的業界領導者，NanoWorks&reg;和Camelot的結合，將為我們彼此的客戶在故障分析上帶來更大的競爭優勢。」

  x) Q4 F* V6 B% L2 x6 E. dZyvex Instruments簡介
( L: H/ o$ [4 o* I# W/ f
Zyvex Instruments為半導體產業及高階研究市場提供成套的奈米探測的特性描述（characterization）解決方案。Zyvex應用軟體事業群與客戶和產品開發部門進行緊密合作，並提供客制化軟體、整合解決方案、高階應用軟體及客戶支援服務。其完整的系統解決方案，乃基於對奈米級特性描述應用所面對的挑戰具備深度理解。Zyvex的理念是幫助客戶洞察另一個不同比例尺度的世界，並替未來開拓嶄新的技術。公司網址：www.zyvex.com

chip123

提供Camelot CAD Navigation軟體的交叉映射功能 實現更快捷、更準確的裝置故障分析與除錯
0 K' [# J5 |8 e( ^- A0 N& d% e! U  a
美國舊金山（發自SEMICON West）訊 — 晶片設計解決方案供應公司捷碼科技（Magma）（納斯達克交易代碼：LAVA），發表旗下Knights LogicMap與IntensityMap軟體新一代版本，將使半導體邏輯設備能更快速並更精確地進行裝置故障分析與除錯。
3 N, |8 s* v/ m0 ?  B
升級後的產品所提供的主要強化功能，在於如何把通訊匣層故障（net failure）與內部瑕疵資料（隨機瑕疵）及無效通訊匣層頻率（failed net frequency）（系統瑕疵）進行關聯分析。LogicMap能夠將邏輯通訊匣層翻譯並規格化為物理座標，便利於故障通訊匣層與晶圓廠內部資料的相互關連。同時利用堆疊同一產品多路模具所產生的多重故障通訊匣層之結果，並依頻率進行色彩編碼後，工程師將可辨識系統故障熱點，進而把分析工作重點集中於這些區域。

/ A: a, L& `& _$ E; c' j! ~新版本產品的全新互動式IntensityMap結果與Camelot CAD導航的交叉映射功能，將可提供更快且更精確的關閉式迴路分析與除錯。經校驗的故障通訊匣層，可被交叉映射為佈局對比原理圖結果。之後，Camelot工具驅動程式便可驅動故障分析設備，擷取故障通訊匣層的準確物理座標，進而完成更快捷的裝置除錯作業。藉由上述強化功能，IntensityMap可同時縮短裝置除錯時間及設計最佳化的工作週期。

「對任何晶片無效的根本原因能夠發現得更加迅速，晶片就可以更快投入全面生產。」捷碼科技公司晶圓分析業務部副總裁Ankush Oberai表示：「有了新版本的LogicMap和IntensityMap，工程師便能利用晶圓廠內部瑕疵資料，迅速且有把握地找出可疑的製程步驟，並大幅降低進行物理故障分析的必要性。毫無疑問，如此將縮短故障分析製程並顯著地降低成本。」
: o" h$ @% f9 G7 E5 H
2 o0 C/ H+ ?4 y6 [. ~0 d3 M7 S新一代LogicMap及IntensityMap：進一步改善自動化、準確性與靈活性

除了改善通訊匣層故障和晶圓廠內部瑕疵資料間的關聯性及與Camelot的交叉映射外，LogicMap及IntensityMap的其他強化功能還包括：

8 i& J6 c, A. h8 f& |0 t� 透過移植到Linux系統，工程師可使用性能較高但成本較低的硬體設備
� 更簡化的資料輸入、提高了自動化水準和資料準確性
� IntensityMap支援區域分析，並可與具備業界標準的Camelot CAD導航系統進行交叉映射，可改善精準度並提高了分析靈活性
1 _" f# z$ H) l7 `9 N� 把ATPG支持擴充到包括Fastscan，Tetramax，Encounter Diagnostics，TestCompress和Yield Assist在內的所有主要故障診斷工具。如此將可把診斷結果回饋到裝置最佳化的導入流程中，使設計工作與實驗室和晶圓廠緊密連結，提供真正的可製造性設計（design for manufacturability）

chip123

Knights Camelot為第一個能在製造過程中利用設計規則檢查（DRC）功能的CAD導航工具
; b! L3 A8 l+ c4 f" A0 R; S+ B; M
美國加州舊金山訊 － 晶片設計軟體供應商捷碼科技（Magma&reg;）（納斯達克交易代碼：LAVA）宣佈大幅強化業界標準CAD導航系統Knights CamelotTM的功能。其中，一款新的功能選項，使Camelot成為第一個能讓故障分析工程師在製造過程中進行設計規則檢查（Design Rule Checking, DRC）的CAD導航工具。新的Camelot功能選項加強了設計與製造關聯，並徹底縮短了大批量產良率時間，同時降低先進積體電路的製造成本。

捷碼科技製造分析業務部副總裁Ankush Oberal表示：「Knights CamelotTM的強化與諸多全新功能選項，將使半導體晶片從概念到產品成型所需時間大幅縮短，這是我們在過去一年半中高密集研發工作的直接成果。Knights科技公司在近20年一直提供業界領先的故障分析、CAD導航和良率管理工具。在捷碼科技與其合併後，更使積體電路生產與製造分析得以緊密結合，實現了真正的可製造性設計。」
4 r0 B& }4 n( c) C1 F
) W  h# C" q0 U新的「線上搜尋分析器（On-Line Search Analyzer）」選項，加速並簡化了故障分析的搜尋功能。舉例來說，傳統需以手動進行可用聚焦離子束（Focused Ion Beam, FIB）修改區域的搜尋，透過自動化後進而加速且簡化了聚焦離子束修改工作。在這種情況下，線上搜尋分析器會針對佈局檔進行3維搜尋以找到合適的區域，讓聚焦離子束系統能通過電路系統，將離子束投射至影響點，又不截斷或影響其下方的幾何結構。這個新功能選項，整合了多項捷碼科技設計規則檢查（DRC）功能，使Camelot成為第一和唯一能讓故障分析工程師在製造過程中，利用設計規則檢查（DRC）功能的CAD導航工具。有了這些新功能，使用者將可針自行定義各種故障分析和裝置除錯技巧的應用。此靈活性讓使用者能夠縮短設備除錯和修復的週期時間，並降低報廢率（scrap）。

$ A4 Q& J* w: B# y7 C同時，新的「熱點分析器（Hot-Spot Analyzer）」功能選項可分析佈局中的多重區域，並找到與這些區域鄰近或交叉的通訊匣層電路表（netlist）區段。一般而言，這些區域定義了光子射出（發射點）範圍，然後顯示每個熱點區域中的通訊匣層和每個通訊匣層的熱點數量。這項功能則縮短了利用發射式顯微鏡（emission microscope, EMMI）進行診斷程序的處理時間。
! t9 q2 p; x; \' m: O
& d- T; U' N2 k) ~& m2 k此外，新的「即時圖像套疊（Live Image Overlay）」功能選項，更大幅提升製造工具平臺系統的準確度，使平臺系統與佈局協調一致。為了解決許多高倍率檢查、分析、探測和掃描電子顯微鏡（scanning electron microscope, SEM）工具可能存在的平臺不準確性，即時圖像套疊功能選項會擷取接受檢查設備的圖像，並將圖像套疊至設計佈局上。然後，利用先進的映對技術（mapping technology），確定圖像和佈局的關鍵共同功能，再使這些功能協調一致。藉由圖像與佈局的一致，將可校正任何平臺的不準確性，以使工具能夠準確地利用設計佈局達到精確的同等調教。
& W8 v* c8 Y' F5 M
+ b& d* s; ?! t7 U4 I8 c6 P% _Oberai進一歩指出「這種整合為企業帶來多重助益。原先因無法運作而不得不棄置的晶片現在也能修復而出售，因此降低了銷售收入損失。在設計與故障分析之間建立關聯，代表設計師可將更多的時間運用於設計工作上，改以較少的時間來驗證設計的可製造性。而工作任務周轉時間縮短，則意味著產品可以更快上市，這又是所有利基點中最為重要的。」

chip123

美國舊金山（發自SEMICON West)訊 — 晶片設計解決方案供應商捷碼科技（Magma）（納斯達克交易代碼：LAVA)，宣佈旗下為全世界半導體晶圓製造商所提供的可客制化良率管理軟體系統Knights YieldManager&reg;引進全新強化功能。這些強化功能將使晶圓廠的良率管理、瑕疵分析、測試和產品工程師們得以收集、關聯、分析與分享內部度量資料、測試資料及晶圓廠資料。經過對軟體系統中點陣圖像輪廓和點陣圖像載入器的功能改善後，YieldManager用戶將可更精確有效地進行電子點陣圖像失效與線上度量資料、瑕疵資料之間的相關性分析，以提高出片良率並縮短產品上市時間。
+ J, }; z; d: }# I7 K
在導入強化點陣圖像模組後，YieldManager現在提供更全面完善的瑕疵點陣圖像分析。YieldManager可收集與儲存來自不同測試裝置、進行各種參數測量所獲得之更大量和更豐富的點陣圖像資料集，同時具備更具效力的圖形使用者介面，搭配多項全新分析與繪圖功\\\能，包括從多個點陣影像模具進行堆疊的堆疊密度圖，及依頻率進行色彩編碼的行列失效。藉由上述應用功\\\能及全新點陣圖像瑕疵分析功能，辨識失效位元型樣、自致命瑕疵中區別低優先度瑕疵，以及確認致命瑕疵的進行都將更為容易，進而可提升產品出片良率。
, k" {) y6 Z/ t! l
「透過加速對失效根本原因的分析，以及消除在晶圓廠內，運作多重客客戶端伺服器應用軟體的必要性，YieldManager節省了工程時間並集中使用資源」捷碼科技晶圓分析業務部副總裁Ankush Oberai表示，「利用YieldManager的全新點陣圖像瑕疵分析能力，用戶將可執行更精確的分析並進一步提高生產力。”

jiming

（美國舊金山訊）晶片設計解決方案供應公司捷碼科技（Magma），發表旗下Knights LogicMap與IntensityMap軟體新一代版本，將使半導體邏輯設備能更快速並更精確地進行裝置故障分析與除錯。
3 C. W3 o7 K2 T* {' Z9 [6 Y. U
, o! M, v2 g; ^* h% r4 l8 Q: O升級後的產品所提供的主要強化功能，在於如何把通訊匣層故障（net failure）與內部瑕疵資料（隨機瑕疵）及無效通訊匣層頻率（failed net frequency）（系統瑕疵）進行關聯分析。LogicMap能夠將邏輯通訊匣層翻譯並規格化為物理座標，便利於故障通訊匣層與晶圓廠內部資料的相互關連。同時利用堆疊同一產品多路模具所產生的多重故障通訊匣層之結果，並依頻率進行色彩編碼後，工程師將可辨識系統故障熱點，進而把分析工作重點集中於這些區域。

2 n6 C* Q: B, y) s! B0 v新版產品的全新互動式IntensityMap結果與Camelot CAD導航的交叉映射功能，將可提供更快且更精確的關閉式迴路分析與除錯。經校驗的故障通訊匣層，可被交叉映射為佈局對比原理圖結果。之後，Camelot工具驅動程式便可驅動故障分析設備，擷取故障通訊匣層的準確物理座標，進而完成更快捷的裝置除錯作業。藉由上述強化功能，IntensityMap可同時縮短裝置除錯時間及設計最佳化的工作週期。

「對任何晶片無效的根本原因能夠發現得更加迅速，晶片就可以更快投入全面生產。」捷碼科技公司晶圓分析業務部副總裁Ankush Oberai表示：「有了新版本的LogicMap和IntensityMap，工程師便能利用晶圓廠內部瑕疵資料，迅速且有把握地找出可疑的製程步驟，並大幅降低進行物理故障分析的必要性。毫無疑問，如此將縮短故障分析製程並顯著地降低成本。」

除了改善通訊匣層故障和晶圓廠內部瑕疵資料間的關聯性及與Camelot的交叉映射外，新一代LogicMap及IntensityMap的其他強化功能夠進一步改善自動化、準確性與靈活性，包括透過移植到Linux系統，工程師可使用性能較高但成本較低的硬體設備；更簡化的資料輸入、提高了自動化水準和資料準確性； IntensityMap支援區域分析，並可與具備業界標準的Camelot CAD導航系統進行交叉映射，可改善精準度並提高了分析靈活性；把ATPG支持擴充到包括Fastscan、Tetramax、Encounter Diagnostics、TestCompress和Yield Assist在內的所有主要故障診斷工具。如此將可把診斷結果回饋到裝置最佳化的導入流程中，使設計工作與實驗室和晶圓廠緊密連結，提供真正的可製造性設計。

chip123

共同驗證SuperSpeed USB PHY (USB 3.0)與SuperSpeed Digital xHCI 主/從端控制器的整合，為USB3.0的推出預先做好相容性佈局
, g2 a% ]0 z( m# E$ V+ h
【新竹 台灣，桑妮維亞 加州】2008年11月25日

, U6 y. }+ q' ~; A% T% W( I2 |ASIC 設計服務暨 IP 研發銷售領導廠商 ─ 智原科技 (Faraday Technology, TAIEX: 3035)，以及頂尖的矽IP、IC系統及解決方案公司Fresco Logic，今天共同宣布一項針對USB3.0的合作計畫。此計畫主要用來協助驗證智原的USB 3.0 (SuperSpeed USB) PHY IP (Physical Layer IP)和Fresco Logic的USB 3.0 xHCI主端與元件控制器IP之間的整合相容性。Fresco Logic的夥伴計畫讓智原科技能夠獲得SuperSpeed xHCI主端與元件的FPGA硬體研發平台，以及讓智原PHY IP能夠在USB 3.0 xHCI 控制器上進行測試PHY子卡(daughter board)的介面規格。透過這樣的合作關係，未來客戶，尤其是系統或是系統代工廠商就能以一個強大而開放的平台作為產品研發的基礎，並搶先市場一步，以積極進行USB3.0的佈局。
( K8 _% L0 t; N- |$ N; n
6 X0 n1 Q% I; C3 B在進行USB3.0的研發同時，智原科技為了確保客戶能取得強大而可靠的SuperSpeed USB解決方案，希望透過此合作關係，得以進行系統層面的交互操作性測試。而這個合作關係涵蓋投產製造前後的確認。首先，在製造前期階段，智原的PHY會透過Fresco Logic的測試環境，進行部份的PHY測試，以便確保協定IP與PHY IP之間的交互操作性。接著在製造後期階段，智原則會運用Fresco Logic的xHCI主端與元件研發平台及智原的PHY子卡來完成實際硬體的交互操作性測試。經由這兩階段的確認之後，將能大幅降低客戶在運用SuperSpeed USB進行設計時的風險，進而加快產品上市的速度。
3 w4 z" ?: o0 ~, X0 }
* X/ J$ z( @4 v$ m7 }智原科技策略長王國雍指出：「我們在USB市場上擁有豐富的成功經驗，因此深刻體認到客戶在選擇與採用USB時，尤其對於交互操作性方面的要求。因此，我們很高興能與Fresco Logic進行合作，這是智原USB3.0進程的一大里程碑。Fresco的夥伴計畫可以稱的上是SuperSpeed USB市場供應鏈中的一大重要助力。透過這個計畫，客戶端在選擇方案時，得以同時享有低風險與高效率的優勢。而對於智原而言，透過這個合作，讓我們對於即將問世的USB3.0，更是充滿信心。我們也期待未來能與Fresco Logic有更密切的合作。」
( q- E( i% K$ G& y9 w
3 ^) Z3 A/ s( ]3 A# W. kFresco Logic總裁兼執行長Jing-Fan Zhang表示：「能與智原共同合作，來提升SuperSpeed USB的交互操作性、進而提供完整的解決方案，對於這個競爭激烈以及需求與日俱增的高速USB市場而言，有其顯著的意義。尤其以智原對於USB市場及客戶端的熟悉度與手感，都將有助於客戶成功配置USB 3.0、以及加速市場對該項新標準的接納!」

供應方式
, o( T4 N" x9 N/ T. c1 iFresco Logic PHY夥伴計畫：正在進行中，且可以將USB3.0xHCI的主/從端控制器提供給早期採用的客戶。智原科技的USB 3.0 PHY：即將在2009年年初問世。
. a  ]5 q/ ]8 I' ^- j9 h# b9 G
2 Q& o0 Y2 Q1 V) X& C% y; t關於Fresco Logic – 將工程藝術化
Fresco Logic是一家針對行動及儲存內容提供先進解決方案的矽IP、IC系統與解決方案公司。由於高解析度影像及大量公眾媒體網路共享內容的出現，促成了市場對於快速連線、以及在消費性電子、個人運算以及行動裝置上日漸增加的儲存空間需求。Fresco Logic與策略客戶及夥伴密切合作，協助建構採用如SuperSpeed USB之類嶄新連接標準的新產品，以及新的應用儲存平台，如行動上網裝置所需的固態磁碟(SSD)。由於Fresco Logic提供了完備的矽IP、IC系統以及解決方案，因而讓產品研發公司能夠自行搭配成本需求，迅速在市場上推出SuperSpeed連線及彈性化的儲存方案。

chip123

AltaSens利用捷碼科技（Magma）IC實現軟體標準化，簽訂多年合作協議

1 m0 h  s1 X& A; A3 j（美國加州聖荷西訊）晶片設計解決方案供應商捷碼科技（Magma）日前宣佈，AltaSens公司確定採用捷碼科技IC實現工具作為奈米積體電路（IC）設計平臺。專為高清晰度（HD）視頻領域提供高性能CMOS影像感測器供應商AltaSens公司，在過去3年�使用捷碼科技軟體的晶片設計獲得成功。最近其後端設計師通過使用捷碼科技軟體，一個人就能夠在僅僅一周時間內完成低功率500萬閘從最後RTL到GDSII的複雜設計。
) {2 R/ o* {! ?) `+ \7 }* D
3 j6 }2 |+ o8 E8 o9 |% O「AltaSens影像產品被廣泛應用於從廣播到醫療到監控攝像機等有高性能和低成本影像解決方案需求的各種領域中，」AltaSens公司資深物理設計工程師Glen Donelson表示：「捷碼科技IC實現軟體的先進功能以及該公司應用工程師所提供的世界級支援服務有助於我們創造產品來滿足我們客戶的技術和設計週期要求。」
* S& _# J, H$ C; ]8 J" `
! U- }6 ?$ Q5 x+ R) i+ @「通過自動化的可重複流程來提高設計師工作效率是捷碼科技軟體的一大優勢，」捷碼科技設計實施業務部總經理Kevin Moynihan表示，「AltaSens晶片設計成功記錄以及在超低功率設計上1周的RTL-to-GDSII設計週期證明我們的軟體可解決目前設計問題並滿足交付時間表要求的能力。」

heavy91

Intrinsity全面採用捷碼科技Talus流程實現高速、低功率處理器的設計

  e; j/ x( e, K

捷碼科技幫助Intrinsity公司實現功率、面積最小化，同時將性能提升2倍

0 k& E7 w/ m/ r- C3 R
! Y) w# W* ^% K- d! B美國加州聖荷西  – 晶片設計解決方案供應公司捷碼科技（Magma&reg;）（納斯達克代碼
. G- F% ?( B  Y, e8 a0 y5 j：LAVA）日前宣佈，高速、低功率處理器提供商Intrinsity公司正式採用捷碼科技完整RTL-to-GDSII平臺——Talus&reg;作為其IC設計流程靜態ASIC部分的實現平臺。
5 @( T/ s* X: J' O: N
Intrinsity公司利用自己專有的Fast14&reg;快速靜態技術和1-of-N Domino Logic (NDL&reg;)技術來設計高速、低功率處理器，日前之所以採用捷碼科技公司完整RTL-to-GDSII平臺，是由於在該公司開發基於靜態技術和NDL技術的最新設計當中捷碼科技軟體給人留下了深刻的印象。Talus Design的RTL合成功能、Talus Vortex的佈局與佈線功能與Intrinsity公司的Fast14設計技術的完美結合使得Intrinsity能夠雙倍提升工作頻率，在僅僅48小時時間內就完成了從最終RTL到GDSII流程的設計。此外，Talus Power Pro有效處理多閾值電壓（multi-VT）庫的能力使得功率顯著降低。採用這款軟體，Intrinsity交付高性能處理器設計所需的設計人員要比使用傳統方式時要減少很多。
5 Z; _, ~3 S5 {" t
“ Intrinsity致力於幫助半導體公司滿足今天的移動、網路、存儲以及其他高速嵌入式應用不斷增加的處理需求，”Intrinsity公司處理器工程部副總裁David Shippy表示，“Talus系統先進的IC實現技術可幫助我們持續提高性能、降低功率和面積、縮短基於我們突破性Fast14技術的處理器設計的開發週期。”
: @( k! u% C. `) C+ N
# q; [7 E) p" \+ h7 @- T“基於業界唯一的統一資料模型，Talus可同時自動優化時序、面積和功率，減少迭代並提高設計人員工作效率。獨特的系統架構結合與功能強大的介面還使得設計人員可以靈活微調進行優化，確保了設計可滿足所有參數並獲取最佳性能，”捷碼科技設計實施業務部總經理Kevin Moynihan表示，“Intrinsity公司雙倍提升工作頻率以及在兩天內完成設計流程的能力就是Talus作為高速、高性能設計最理想工具的最好證明。”
$ A$ H0 [& g& c1 F
( P4 j% O* j1 V
Talus：高速、低功率設計平臺
# _( q2 e( b6 |  {0 X# X% ^捷碼科技的Talus IC實現軟體是一款具備處理各種先進奈米工藝設計功能的一體化RTL-to-GDSII系統。作為首款可以對整個IC設計流程各個工藝進行處理的實現解決方案，Talus解決了更短上市時間問題；其前端設計系統為邏輯設計人員提供了快速、高容量、具有物理意識的合成功能；其物理設計系統採用了全新的優化、佈局與佈線和時鐘樹合成技術，解決了變異性和多模/多角複雜性問題；此外，Talus還提供了冗余通孔和有光刻意識佈線（litho-aware routing）等內嵌式DFM功能進行良率優化，實現了可製造性和可靠性的改善。

這款捷碼科技平臺還包括了先進的功率優化和管理功能，並且通過實施多種節能設計策略實現了最大的功率降低。Talus在整個RTL-to-GDSII流程中整合了低功率分析和優化引擎。它支援內嵌多閾值電壓（multi-Vt,）、自動化多電壓設計、採用同步多角優化和多電壓域（multi-Vdd）的自適應電壓縮放以及物理實現等各種先進技術，可滿足領先代工廠的動態功率和漏電功率需求。

heavy91

捷碼科技向LogicVision公司提供ATPG技術授權

授權協定確保了捷碼科技IC實現軟體與LogicVision公司DFT產品間持續互操作性

  J' {( {% l( z8 h/ ~2 s美國加州聖荷西  2009年2月5日– 晶片設計解決方案供應公司捷碼科技（Magma&reg;）（納斯達克代碼：LAVA）日前宣佈，公司已向領先的半導體內置自測（BIST）和診斷解決方案提供商LogicVision公司（納斯達克代碼：LGVN）提供了自動測試向量生成（ATPG）技術的授權。通過這項協議，LogicVision公司將能夠更快拓展產品組合，為客戶提供更全面的可測性設計（DFT）功能以改善測試品質、縮短奈米IC設計週期並降低奈米IC成本。此外，兩家公司還簽署了一份單獨協議，允許捷碼科技向其戰略性客戶分銷LogicVision產品。

“當LogicVision提供先進ATPG技術支持等DFT技術專業知識時，捷碼科技將繼續關注實現、物理驗證和電路模擬方面的核心產品，”捷碼科技設計實施業務部總經理Kevin Moynihan表示，“先進的DFT產品不但可與捷碼科技的RTL-to-GDSII流程完全互操作，而且還可提供更短的設計週期和更好的結果。對先進DFT技術的持續支援將讓我們的客戶受益匪淺。”

& E/ |' P% C/ g  |1 |; [; `: }LogicVision將基於捷碼科技的先進技術來開發、銷售和支持ATPG和ATPG壓縮解決方案。兩家公司將確保先進DFT功能與捷碼科技的IC實現軟體間緊密互操作性。

$ g0 o/ I" ^6 uLogicVision利用捷碼科技的技術讓ATPG功能更上一個臺階
: I) C  Q0 Q4 c, g' {: KLogicVision一直努力為客戶提供最全面DFT產品，此次開發ATPG和ATPG壓縮解決方案旨在為其業界領先的全速邏輯BIST功能提供補充。通過捷碼科技的各項關鍵技術，包括採用多線程架構設計的先進ATPG核心技術，ATPG和ATPG壓縮解決方案的開發速度將可大大地加快，這代表了能夠充分利用多處理器平臺的更高處理能力的下一代ATPG功能。正在開發中的新ATPG解決方案所提供測試速度預期要比現有商業解決方案會快得多。
1 g4 B- ~; |3 ^4 G; Z
/ W) F4 C  U/ H' x8 r4 ^. [+ k“ LogicVision正致力於提供同類最佳的DFT解決方案，”LogicVision公司總裁兼首席執行官Jim Healy表示，“基於捷碼科技先進技術的新ATPG解決方案與我們業界領先的邏輯BIST解決方案的結合使用將確保我們的客戶擁有必要工具來滿足邏輯測試需要。”

8 [% @& W& Y+ q2 o! w7 P捷碼科技實現解決方案中整合BIST解決方案現已面市。首輪新ATPG解決方案客戶互動預期將於2009年秋啟動。

heavy91

原帖由 chip123 於 2007-1-23 03:38 PM 發表
降低模擬時間至 24 小時以下 其他競爭者的模擬器需時 26 天
- k% L3 P7 \- v6 J7 Y+ Q) c
【新竹 台灣．桑尼維爾 加州 】2007 年 01月 16日
半導體設計軟體供應商捷碼 (Magma) 設計自動化有限公司（納斯達克股票交易代碼： LAVA ）今日宣布 ...

Panasonic選擇捷碼科技FineSim SPICE作為大型類比IP設計的標準驗證工具

快速、精確、高容量的SPICE類比技術現在被應用於生產類比設計流程中

美國加州聖荷西  – 晶片設計解決方案供應公司捷碼科技（Magma&reg;）（納斯達克代碼：LAVA）日前宣佈，全球最大的消費電子產品供應商之一Panasonic公司採用捷碼科技公司的具有線性多CPU技術的FineSim™ SPICE模擬器作為大型類比IP設計的驗證工具。通過在類比設計流程中使用FineSim SPICE模擬器，Panasonic公司設計師可以獲得快速、精確、高容量的SPICE類比技術，這就使得他們能夠對以往由於規模過大、過於複雜而不能類比的設計進行電路性能的驗證。這在生產之前就能精確預測到這些大型類比設計性能的能力可有效減少IC開發和製造所需的時間和工作量。
/ U% X* u. J8 {# e( A/ Y5 K& r
6 W8 m* n0 u  t“許多不同類型的類比電路設計都要求非常精確的SPICE模擬，”Panasonic公司戰略性半導體開發中心（SSDC）高級主管工程師Shiro Dosho博士表示。“如果複雜類比設計能夠進行完全模擬，那麼由於其極為敏感的屬性，採用SPICE模擬器驗證這些設計往往要花費數周時間。通過採用FineSim SPICE，我們看到它較常規SPICE模擬器實現了有效的加速，同時還能對規模更大得多的電路進行類比，這在以往SPICE模擬過程中是完全不可能做到的；而且，我們能夠在多重條件下驗證我們的設計。”

“通過利用捷碼科技的Native Parallel TechnologyTM，FineSim SPICE提供了真正線性多CPU性能和容量，同時還提供了矽物理性能精確的結果，”捷碼科技定制設計業務部總經理Anirudh Devgan表示。“這使得我們的客戶能確保達到預期利潤率，充滿信心地進行IC生產。我們很榮幸Panasonic公司全面採用我們的技術進行其最具挑戰性消費類IC的設計。”

" o# i! j* [8 CFineSim SPICE：快速精確的模擬
' o9 I' _% M  W4 g$ g  ZFineSim SPICE是一款SPICE級模擬分析工具，包含有電晶體級數位和類比混合設計模擬分析功能。作為一款具有分散式處理功能的全SPICE類比引擎，它使得客戶能夠類比大型電晶體級混和信號系統晶片。通過在保持全SPICE精度的同時提供更快速度和更高容量，FineSim SPICE使得設計師能夠模擬ADC (類比數位轉換器)、DAC (數位類比轉換器)和千兆赫SERDES (SERializer/DESerializer)等先進的電路，這在以前他們甚至不會嘗試使用速度較慢的傳統SPICE模擬器來進行。

heavy91

捷碼科技QuickCap NX經驗證可支持台積電40奈米制程iRCX格式

這款3D場解算器可提供精確的晶片性能預測

: y/ L3 w2 M# O( M美國加州聖荷西 – 晶片設計解決方案供應公司捷碼科技（Magma&reg;）（納斯達克代碼：LAVA）日前宣佈，QuickCap&reg; NX已通過了驗證，可支持65奈米和40奈米制程積體電路（IC）的TSMC iRCX格式的寄生提取與建模精度需求。採用以iRCX格式提供的一致資料，設計師能夠使用捷碼科技QuickCap NX、基於最真實的物理電路3D表示法來提取精確的寄生電容值。精確的電容值是容性串擾、RC延時時間、功耗等許多晶片性能特性計算的關鍵；通過採用QuickCap NX和iRCX格式，設計師能在IC製造前更精確地預測IC性能，使得他們能對晶片成功充滿信心地對進行晶片修改或晶片設計。
: M$ B  ~4 m4 A* ^/ L! n$ z
1 ~6 W( }! c0 f! Z# Z. u台積電iRCX是一種可互操作互連建模資料格式，可確保電阻/電容（RC）提取器、電遷移（EM）工具、功率完整性分析工具以及電磁模擬器的精度。作為台積電開放式創新平臺（Open Innovation Platform™，OIP）的一部分，台積電與其設計工具合作夥伴聯合開發了幾種可互操作EDA介面格式，而iRCX就是所誕生的第一個成果。
. I3 q- Y; I& b8 h; f
; x( S, Q9 x; S8 R/ v" t( I9 P“在40奈米和65奈米節點，高頻率生成精確互連模型的能力可能造成設計流程瓶頸，”台積電（TSMC）設計服務市場部副總監Tom Quan表示。“通過共同合作證明QuickCap NX支持台積電iRCX格式，台積電和捷碼科技可確保設計師擁有最精確的模型、突破設計流程瓶頸並實現晶片設計一次成功。”

9 t5 _9 P! Z3 {“台積電一直將QuickCap NX用作為特殊式樣結構和真實設計樣本上RC提取工具的標準差比較目標，”捷碼科技設計實施業務部總經理Premal Buch表示。“台積電對QuickCap NX支援iRCX的認證進一步堅定了我們雙方的客戶對‘捷碼科技3D場解算器是行業寄生提取黃金標準’的信心。”
1 a* P3 v; M+ v! e" x# p
QuickCap NX：寄生提取領域黃金標準
6 B; J9 z, W7 u$ b) j0 E5 E% }QuickCap NX常被主流半導體公司用作為寄生提取參考標準。作為一款高度精確的3D提取器，它可提供光學鄰近校正（OPC）、化學機械研磨（CMP）、梯形佈線等先進制程效應的精確建模。經證明，QuickCap NX通過與精確分析解決方案和晶片測量密切聯繫，可提供了晶片測量的1%以內的電容值。
9 l7 N- A) U# I; B6 @
) Q2 G1 s8 R  \. ~( j5 n* Z' h5 ~, B同時，通過提供有關每個網路的拔入精度和誤差界限報告，它還為用戶提供了對結果精度的完整控制，讓用戶對結果精度充滿信心。目前，QuickCap NX更密切匹配晶片測量的能力已得到領先的代工廠的確認；通過將制程效應考慮在內，QuickCap NX電容值與實際晶片測量間平均差已從9.79%降低為只有0.11%。
0 ~+ {. h  T: U" p, U
捷碼科技流程中的QuickCap NX
: `0 V! @( U; k: j1 i在捷碼科技流程中，QuickCap NX可被用以進行佈局後分析。同時，QuickCap技術可被合併進Talus&reg;物理設計軟體系統中以支援晶片實現期間高度精確的時序和噪音分析；它還可被用於計算Talus和Quartz™ RC簽核提取工具內所用的高度精確的電容規則。

heavy91

捷碼科技宣佈推出支持SMIC 65奈米制程的低功率參考流程
! I' u- Y4 I0 D- {+ H3 J1 E

這是一款可用於SMIC 65奈米庫的基於Talus的流程

美國加州聖荷西  – 晶片設計解決方案供應公司捷碼科技（Magma&reg;）（納斯達克代碼：LAVA）日前宣佈，一款面向中芯國際積體電路製造有限公司（SMIC）65奈米制程和低漏電制程智財權（IP）的先進低功率IC實現參考流程正式面市。
; ]) j0 W  m9 T2 S
6 p- y8 j: E- M& [6 |" jSMIC的65奈米邏輯技術集更高性能和更低功耗與更小節點制程才可提供的更高設計可能性和成本效率於一身。捷碼科技Talus&reg; IC實現系統流程可為標準元件庫、功率管理工具包（PMK）以及記憶體編譯器等SMIC 65奈米低漏電制程智財權（IP）提供完全支援；同時，結合Talus Power Pro的實現流程通過貫穿整個流程地應用各類技術，能夠在最大程度提高產品性能的同時將功耗降至最低。此外，Talus還能夠有效縮短手機、個人媒體播放器、全球定位、數位電視、機項盒和移動存儲設備等大範圍消費性應用中所用IC的設計週期並降低其功耗。

“捷碼科技對支援SMIC 65納米制程技術的先進低功率IC實現參考流程的開發很好地兌現了我們兩家公司為設計師提供可提高IC性能並降低IC功耗的工具及技術的承諾，”中芯國際設計服務部副總裁歐陽雄表示。

“Talus是唯一讓設計師能在單一環境中貫穿整個流程地解決功率問題的流程，”捷碼科技設計實施業務部總經理Premal Buch表示。“通過使用Talus，SMIC客戶將能夠獲得具有最佳的高性能、低功率、短設計週期組合的複雜設計。”

7 X1 |' W$ o( x6 W! y4 Q- ?面市時間
這款參考流程現可供捷碼科技客戶免費使用。

amatom

iWatt Selects Magma's Titan to Automate Analog Design of Power Supply Control ICs
6 b. _' c8 {. H% Q: ITitan Shape-Based Router for Mixed-Signal Designs Reduces Routing Time From 2 Weeks to 2 Days

SAN JOSE and LOS GATOS, Calif., March 28, 2011 (GLOBE NEWSWIRE) -- Magma® Design Automation Inc. (NasdaqAVA), a provider of chip design software, today announced iWatt has adopted the Titan™ platform to improve analog design and layout productivity, and to automate difficult routing tasks including analog cell layouts and chip-level assembly. iWatt, a developer of energy-efficient digital power supply control integrated circuits (ICs) used in leading-edge power supplies, adopted Titan based on results of an extensive evaluation in which Titan enabled iWatt's designers to set up and route a design in just 2 days — an effort that would have taken more than 2 weeks to do manually.
- ~4 y. ^( k# O  G
"iWatt's mission is to exceed our customers' expectations with best-in-class products and services throughout the solutions life cycle," said X. Jin, Ph.D., vice president of Engineering at iWatt. "One of the ways we do that is to utilize innovative technology — such as Magma's Titan — that shorten the analog design process and reduce power and area requirements."