閒談.近日使用altera cyclone 1c12 發現一個問題

thjan65

可能是自己沒注意吧.最近將以前電路重新改寫,以維持較佳的模組化.
0 T! z8 M/ u1 x5 g) q
- V; M$ M: [' m0 u8 O; S發現
" `+ ]$ P( m6 F5 ~! Dalways @(negedge clk or ....) 合成出來的電路會因為 clock 繞的不好 產生 data及clock  skew 問題.
  i, w' Q& L5 M' G: y  j1 M% |
6 I' j( r' @" r& {8 H9 {$ r* _後來想到去年的電路 coding style 是
always @(posedge clk or ....)

當下立刻改成
assign clk1 = ~clk;
8 K7 j+ G! }7 J; f( d, u5 F! s* z, Jalways @(posedge clk1 or ....)
  P; W/ O+ |1 y5 w3 A" p1 o
- [+ {, ^! o% I結果,所有問題迎刃而解. 霎時, 心中只有一個字.
" {) B( t4 ]2 ~0 ^
[ 本帖最後由 thjan65 於 2007-3-9 09:50 AM 編輯 ]

jimy

其實更好的 sytle 應該是要將 clock 都從 clock generator 的 module 輸出
不管此為 PLL 或 gated clock
) y- o/ Z1 K4 l! t( c" D' {這樣在 timing constraint 的掌握度才能更好

tommywgt

jimy大大說的沒錯
在coding style中, 使用同一個clock source也是很重要的,
在設計時, 有多少的timing budget也是要好好考量的
- ^& C+ U- y1 x8 @& r相同的邏輯不同寫法而造成不同的合成結果本來就是可以接受的, 所以才會有所謂的coding style問題.
" f9 x2 p  C  O5 Z" l
& `* O7 }. z; f2 A4 H0 o不過只是個反向的clock就錯了 (會不會只是timing沒有meet?)是會令人心中出現一個大字沒錯...

' s4 n& T) O8 A2 C有時不得已時, 還是會需要寫這樣子的code的, 感謝你的分享, 以後遇到時可以留意一下下.

thjan65

實際應用是同步電路,頻率只有 30MHz. DATA input 定義在clock falling edge 時必須capture. 因此 RTL coding 才會是 @(negedge clk or ....)
老實說, FPGA的表現和預期差距是大了點, 況且我還是用GLOBAL clock pin. Netlist post-sim 記得是OK的.
/ D1 J2 `  M# s* b. k/ ?
3 G! o( m- G5 u% g  Q3 E[ 本帖最後由 thjan65 於 2007-3-12 10:25 AM 編輯 ]

jimy

因為在 FPGA 中都是只有 posedge clock 的 primitive,
( |/ E# V, N$ P" J$ f0 Z所以你寫 negedge clock 的話, 它得在 FF 前加個 inverter gate,
這樣就變成 gated clock 了, 所以 timing 的 analysis 會不好
5 U! C: X) v- @& {% Z2 s
那你後來的改法: assign clk1 = ~clk;
4 p( }# m2 Q. ]  q6 R3 ]& B這樣如果是用 quartus 的話(別的tool我不知道)
它認得出 clk1 會是另外一個 clock source
所以 timing analysis 會比較好

tommywgt

30MHz....

; a* s' V- |, A; ]; A/ X& j好爛...還是好x呢?  ....哈

+ w: d$ S8 O0 F以後寫code時小心點, 感謝經驗分享!