請問版上各位高手,可以提示我一下verilog程式語法嗎?

damy · 發表於 2007-2-15 14:45:38

各位板友,新年快樂:
想請教各位版友一些問題,我目前有兩套程式,一套是CCD影像程式,另一套是USB的驅動程式,原本要將影像儲存到CPLD�必須先跑CCD程式,將CCD程式下載到FPGA後,等螢幕出現影像再按一ＫＥＹ[2]鍵將影像定格後,再跑USB程式將USB下載到FPGA後
即能將FPGA內部的影像檔傳送到CPLD,但是我現在想要合成CCD與USB程式,不想分兩次驅動,但實際的語法我修改了好幾次都
失敗,影像還是能跑出來,但是下載到CPLD的畫面是黑色的(無影像存在),所以,想請教各位高手,能否幫我看一下程式,給我ㄧ些提示與建議.....
因為程式很長,所以我只列出目過前修改後最主要的程式碼...

// USB JTAG
wire TDI;
wire [7:0] mRXD_DATA,mTXD_DATA;　　　　　----------------------------我增加的程式碼
wire mRXD_Ready,mTXD_Done,mTXD_Start;　　----------------------------我增加的程式碼
reg mTCK;
reg TDO;                                           　　　 ----------------------------我增加的程式碼
reg [7:0] oRXD_DATA,oTXD_DATA;　　　　　　----------------------------我增加的程式碼
reg oRXD_Ready,oTXD_Done,oTXD_Start;　　　----------------------------我增加的程式碼
// All inout port turn to tri-state
assign OTG_DATA = 16'hzzzz;
assign SD_DAT = 1'bz;
assign GPIO_1 = 36'hzzzzzzzzz;
// Audio
assign AUD_ADCLRCK = AUD_DACLRCK;
assign AUD_XCK = AUD_CTRL_CLK;

always@(posedge CLOCK_50) CCD_MCLK <=    ~CCD_MCLK;

always@(posedge CCD_PIXCLK)
begin
rCCD_DATA <= CCD_DATA;
rCCD_LVAL <= CCD_LVAL;
rCCD_FVAL <= CCD_FVAL;
  if (!KEY[0]) begin

從這一行開始是我增加USB的程式碼合成到CCD程式裡面
   mTCK <= TCK;
   oRXD_DATA  <=  mRXD_DATA;
   oTXD_DATA  <=  mTXD_DATA;
   oRXD_Ready  <=  mRXD_Ready;
   oTXD_Done  <=  mTXD_Done;
   oTXD_Start  <=  mTXD_Start;
  end　　　　　　　　　　　　　　　　　　　　　　結束...................
  else begin
   mTCK <=  ~TCK;
  end
end
assign mVGA_R = Read_DATA2[9:0];
assign mVGA_G = {Read_DATA1[14:10],Read_DATA2[14:10]};
assign mVGA_B = Read_DATA1[9:0];
endmodule

原本單獨驅動FPGA的USB程式碼~

module DE2_USB_API
//////////////////// USB JTAG link ////////////////////////////
input    TDI; // CPLD -> FPGA (data in)
input    TCK; // CPLD -> FPGA (clk)
input    TCS; // CPLD -> FPGA (CS)
output TDO; // FPGA -> CPLD (data out)

// USB JTAG
wire [7:0] mRXD_DATA,mTXD_DATA;
wire mRXD_Ready,mTXD_Done,mTXD_Start;
wire mTCK;
endmodule

想要將上面的USB程式合成到CCD程式裡面.....
但不曉得語法應怎麼表達才能完整,我的構想是等影像跑出來後,按原本CCD程式設定好的KEY[2]鍵將影像定格後.
再按KEY[0]鍵來驅動USB程式將影像下載到CPLD......
但改來改去下載的結果都失敗(但CCD影像是成功的)
所以想請教各位高手,能否提示一下正確的語法.........
謝謝.............

masonchung · 發表於 2007-2-15 15:57:14

請問 CCD_PIXCLK 如何產生?
按了ＫＥＹ[2]鍵將影像定格後還會有CCD_PIXCLK嗎?

damy · 發表於 2007-2-15 16:53:00

masonchung 版主您好:
我還是將我的程式碼貼上去好了
因程式太長,所以分2次po

module DE2_CCD
//////////////////////// Clock Input      ////////////////////////
input CLOCK_27; // 27 MHz
input CLOCK_50; // 50 MHz
input EXT_CLOCK; // External Clock
//////////////////////// Push Button ////////////////////////
input [3:0] KEY; // Pushbutton[3:0]
//////////////////////// DPDT Switch ////////////////////////
input [17:0] SW; // Toggle Switch[17:0]
//////////////////////// 7-SEG Dispaly ////////////////////////
output [6:0] HEX0; // Seven Segment Digit 0
output [6:0] HEX1; // Seven Segment Digit 1
output [6:0] HEX2; // Seven Segment Digit 2
output [6:0] HEX3; // Seven Segment Digit 3
output [6:0] HEX4; // Seven Segment Digit 4
output [6:0] HEX5; // Seven Segment Digit 5
output [6:0] HEX6; // Seven Segment Digit 6
output [6:0] HEX7; // Seven Segment Digit 7
//////////////////////////// LED ////////////////////////////
output [8:0] LEDG; // LED Green[8:0]
output [17:0] LEDR; // LED Red[17:0]
//////////////////////////// UART ////////////////////////////
output UART_TXD; // UART Transmitter
input UART_RXD; // UART Receiver
//////////////////////////// IRDA ////////////////////////////
output IRDA_TXD; // IRDA Transmitter
input IRDA_RXD; // IRDA Receiver
/////////////////////// SDRAM Interface ////////////////////////
inout [15:0] DRAM_DQ; // SDRAM Data bus 16 Bits
output [11:0] DRAM_ADDR; // SDRAM Address bus 12 Bits
output DRAM_LDQM; // SDRAM Low-byte Data Mask
output DRAM_UDQM; // SDRAM High-byte Data Mask
output DRAM_WE_N; // SDRAM Write Enable
output DRAM_CAS_N; // SDRAM Column Address Strobe
output DRAM_RAS_N; // SDRAM Row Address Strobe
output DRAM_CS_N; // SDRAM Chip Select
output DRAM_BA_0; // SDRAM Bank Address 0
output DRAM_BA_1; // SDRAM Bank Address 0
output DRAM_CLK; // SDRAM Clock
output DRAM_CKE; // SDRAM Clock Enable
//////////////////////// SRAM Interface ////////////////////////
inout [15:0] SRAM_DQ; // SRAM Data bus 16 Bits
output [17:0] SRAM_ADDR; // SRAM Address bus 18 Bits
output SRAM_UB_N; // SRAM High-byte Data Mask
output SRAM_LB_N; // SRAM Low-byte Data Mask
output SRAM_WE_N; // SRAM Write Enable
output SRAM_CE_N; // SRAM Chip Enable
output SRAM_OE_N; // SRAM Output Enable
//////////////////// ISP1362 Interface ////////////////////////
inout [15:0] OTG_DATA; // ISP1362 Data bus 16 Bits
output [1:0] OTG_ADDR; // ISP1362 Address 2 Bits
output OTG_CS_N; // ISP1362 Chip Select
output OTG_RD_N; // ISP1362 Write
output OTG_WR_N; // ISP1362 Read
output OTG_RST_N; // ISP1362 Reset
output OTG_FSPEED; // USB Full Speed, 0 = Enable, Z = Disable
output OTG_LSPEED; // USB Low Speed, 0 = Enable, Z = Disable
input OTG_INT0; // ISP1362 Interrupt 0
input OTG_INT1; // ISP1362 Interrupt 1
input OTG_DREQ0; // ISP1362 DMA Request 0
input OTG_DREQ1; // ISP1362 DMA Request 1
output OTG_DACK0_N; // ISP1362 DMA Acknowledge 0
output OTG_DACK1_N; // ISP1362 DMA Acknowledge 1
//////////////////// LCD Module 16X2 ////////////////////////////
inout [7:0] LCD_DATA; // LCD Data bus 8 bits
output LCD_ON; // LCD Power ON/OFF
output LCD_BLON; // LCD Back Light ON/OFF
output LCD_RW; // LCD Read/Write Select, 0 = Write, 1 = Read
output LCD_EN; // LCD Enable
output LCD_RS; // LCD Command/Data Select, 0 = Command, 1 = Data
//////////////////// SD Card Interface ////////////////////////
inout SD_DAT; // SD Card Data
inout SD_DAT3; // SD Card Data 3
inout SD_CMD; // SD Card Command Signal
output SD_CLK; // SD Card Clock
//////////////////////// I2C ////////////////////////////////
inout I2C_SDAT; // I2C Data
output I2C_SCLK; // I2C Clock
/////////////////// USB JTAG link ////////////////////////////
input    TDI; // CPLD -> FPGA (data in)
input    TCK; // CPLD -> FPGA (clk)
input    TCS; // CPLD -> FPGA (CS)
output TDO; // FPGA -> CPLD (data out)
//////////////////////// VGA ////////////////////////////
output VGA_CLK;    // VGA Clock
output VGA_HS; // VGA H_SYNC
output VGA_VS; // VGA V_SYNC
output VGA_BLANK; // VGA BLANK
output VGA_SYNC; // VGA SYNC
output [9:0] VGA_R;    // VGA Red[9:0]
output [9:0] VGA_G;      // VGA Green[9:0]
output [9:0] VGA_B;    // VGA Blue[9:0]
//////////////////// Audio CODEC ////////////////////////////
inout AUD_ADCLRCK; // Audio CODEC ADC LR Clock
input AUD_ADCDAT; // Audio CODEC ADC Data
inout AUD_DACLRCK; // Audio CODEC DAC LR Clock
output AUD_DACDAT; // Audio CODEC DAC Data
inout AUD_BCLK; // Audio CODEC Bit-Stream Clock
output AUD_XCK; // Audio CODEC Chip Clock
//////////////////// TV Devoder ////////////////////////////
input [7:0] TD_DATA; // TV Decoder Data bus 8 bits
input TD_HS; // TV Decoder H_SYNC
input TD_VS; // TV Decoder V_SYNC
output TD_RESET; // TV Decoder Reset
//////////////////////// GPIO ////////////////////////////////
inout [35:0] GPIO_1; // GPIO Connection 1

assign LCD_ON = 1'b1;
assign LCD_BLON = 1'b1;
assign TD_RESET = 1'b1;

// All inout port turn to tri-state
assign SRAM_DQ = 16'hzzzz;
assign OTG_DATA = 16'hzzzz;
assign LCD_DATA = 8'hzz;
assign SD_DAT = 1'bz;
assign I2C_SDAT = 1'bz;
assign ENET_DATA = 16'hzzzz;
assign AUD_ADCLRCK = 1'bz;
assign AUD_DACLRCK = 1'bz;
assign AUD_BCLK = 1'bz;

damy · 發表於 2007-2-15 17:05:19

// CCD
wire [9:0] CCD_DATA;
wire CCD_SDAT;
wire CCD_SCLK;
wire CCD_FLASH;
wire CCD_FVAL;
wire CCD_LVAL;
wire CCD_PIXCLK;
reg CCD_MCLK; // CCD Master Clock

wire [15:0] Read_DATA1;
wire [15:0] Read_DATA2;
wire VGA_CTRL_CLK;
wire AUD_CTRL_CLK;
wire [9:0] mCCD_DATA;
wire mCCD_DVAL;
wire mCCD_DVAL_d;
wire [10:0] X_Cont;
wire [10:0] Y_Cont;
wire [9:0] X_ADDR;
wire [31:0] Frame_Cont;
wire [9:0] mCCD_R;
wire [9:0] mCCD_G;
wire [9:0] mCCD_B;
wire [9:0] mVGA_R;
wire [9:0] mVGA_G;
wire [9:0] mVGA_B;
wire DLY_RST_0;
wire DLY_RST_1;
wire DLY_RST_2;
wire Read;
reg [9:0] rCCD_DATA;
reg rCCD_LVAL;
reg rCCD_FVAL;

// For Sensor 1
assign CCD_DATA[0] = GPIO_1[0];
assign CCD_DATA[1] = GPIO_1[1];
assign CCD_DATA[2] = GPIO_1[5];
assign CCD_DATA[3] = GPIO_1[3];
assign CCD_DATA[4] = GPIO_1[2];
assign CCD_DATA[5] = GPIO_1[4];
assign CCD_DATA[6] = GPIO_1[6];
assign CCD_DATA[7] = GPIO_1[7];
assign CCD_DATA[8] = GPIO_1[8];
assign CCD_DATA[9] = GPIO_1[9];
assign GPIO_1[11] = CCD_MCLK;
assign CCD_FVAL = GPIO_1[13];
assign CCD_LVAL = GPIO_1[12];
assign CCD_PIXCLK = GPIO_1[10];

assign LEDR = SW;
assign LEDG = Y_Cont;
assign VGA_CTRL_CLK= CCD_MCLK;
assign VGA_CLK = ~CCD_MCLK;

VGA_Controller u1 ( // Host Side
.oRequest(Read),
.iRed( DISP_R ),
.iGreen( DISP_G ),
.iBlue( DISP_B ),
// VGA Side
.oVGA_R(VGA_R),
.oVGA_G(VGA_G),
.oVGA_B(VGA_B),
.oVGA_HS(VGA_HS),
.oVGA_VS(VGA_VS),
.oVGA_SYNC(VGA_SYNC),
.oVGA_BLANK(VGA_BLANK),
// Control Signal
.iCLK(VGA_CTRL_CLK),
.iRST_N(DLY_RST_2) );

Reset_Delay u2 ( .iCLK(CLOCK_50),
.iRST(KEY[0]),
.oRST_0(DLY_RST_0),
.oRST_1(DLY_RST_1),
.oRST_2(DLY_RST_2) );

CCD_Capture u3 ( .oDATA(mCCD_DATA),
.oDVAL(mCCD_DVAL),
.oX_Cont(X_Cont),
.oY_Cont(Y_Cont),
.oFrame_Cont(Frame_Cont),
.iDATA(rCCD_DATA),
.iFVAL(rCCD_FVAL),
.iLVAL(rCCD_LVAL),
.iSTART(!KEY[3]),
.iEND(!KEY[2]),
.iCLK(CCD_PIXCLK),
.iRST(DLY_RST_1) );

RAW2RGB u4 ( .oRed(mCCD_R),
.oGreen(mCCD_G),
.oBlue(mCCD_B),
.oDVAL(mCCD_DVAL_d),
.iX_Cont(X_Cont),
.iY_Cont(Y_Cont),
.iDATA(mCCD_DATA),
.iDVAL(mCCD_DVAL),
.iCLK(CCD_PIXCLK),
.iRST(DLY_RST_1) );

SEG7_LUT_8 u5 ( .oSEG0(HEX0),.oSEG1(HEX1),
.oSEG2(HEX2),.oSEG3(HEX3),
.oSEG4(HEX4),.oSEG5(HEX5),
.oSEG6(HEX6),.oSEG7(HEX7),
.iDIG(Frame_Cont) );

Sdram_Control_4Port u6 ( // HOST Side
      .REF_CLK(CLOCK_50),
      .RESET_N(1'b1),
// FIFO Write Side 1
      .WR1_DATA( {mCCD_G[9:5],
   mCCD_B[9:0]}),
.WR1(mCCD_DVAL_d),
.WR1_ADDR(0),
.WR1_MAX_ADDR(640*512),
.WR1_LENGTH(9'h100),
.WR1_LOAD(!DLY_RST_0),
.WR1_CLK(CCD_PIXCLK),
// FIFO Write Side 2
      .WR2_DATA( {mCCD_G[4:0],
   mCCD_R[9:0]}),
.WR2(mCCD_DVAL_d),
.WR2_ADDR(22'h100000),
.WR2_MAX_ADDR(22'h100000+640*512),
.WR2_LENGTH(9'h100),
.WR2_LOAD(!DLY_RST_0),
.WR2_CLK(CCD_PIXCLK),
// FIFO Read Side 1
      .RD1_DATA(Read_DATA1),
            .RD1(Read),
            .RD1_ADDR(640*16),
.RD1_MAX_ADDR(640*496),
.RD1_LENGTH(9'h100),
            .RD1_LOAD(!DLY_RST_0),
.RD1_CLK(VGA_CTRL_CLK),
// FIFO Read Side 2
      .RD2_DATA(Read_DATA2),
            .RD2(Read),
            .RD2_ADDR(22'h100000+640*16),
.RD2_MAX_ADDR(22'h100000+640*496),
.RD2_LENGTH(9'h100),
            .RD2_LOAD(!DLY_RST_0),
.RD2_CLK(VGA_CTRL_CLK),
// SDRAM Side
      .SA(DRAM_ADDR),
      .BA({DRAM_BA_1,DRAM_BA_0}),
      .CS_N(DRAM_CS_N),
      .CKE(DRAM_CKE),
      .RAS_N(DRAM_RAS_N),
            .CAS_N(DRAM_CAS_N),
            .WE_N(DRAM_WE_N),
      .DQ(DRAM_DQ),
            .DQM({DRAM_UDQM,DRAM_LDQM}),
.SDR_CLK(DRAM_CLK) );

I2C_CCD_Config u7 ( // Host Side
.iCLK(CLOCK_50),
.iRST_N(1'b1),
.iExposure(16'h0600),
// I2C Side
.I2C_SCLK(GPIO_1[14]),
.I2C_SDAT(GPIO_1[15]) );
/////////////////////////////////////////////////////////////////////
wire [9:0] DISP_R;
wire [9:0] DISP_G;
wire [9:0] DISP_B;

// To Display
assign DISP_R = SW[17] ? mVGA_R : // Red
SW[16] ? mVGA_G : // Green
SW[15] ? mVGA_B : // Blue
mVGA_R ; // Color
assign DISP_G = SW[17] ? mVGA_R : // Red
SW[16] ? mVGA_G : // Green
SW[15] ? mVGA_B : // Blue
mVGA_G ; // Color
assign DISP_B = SW[17] ? mVGA_R : // Red
SW[16] ? mVGA_G : // Green
SW[15] ? mVGA_B : // Blue
mVGA_B ; // Color

// SDRAM
wire [21:0] mSD_ADDR;
wire [15:0] mSD2RS_DATA,mRS2SD_DATA;
wire mSD_WR,mSD_RD,mSD_Done;
// SRAM Async Port
wire [15:0] mSRAM_VGA_DATA;
wire DLY_RST;

// VGA
wire [9:0] mOSD_R;
wire [9:0] mOSD_G;
wire [9:0] mOSD_B;
wire [9:0] mVIN_R;
wire [9:0] mVIN_G;
wire [9:0] mVIN_B;
wire [19:0] mVGA_ADDR;
wire [9:0] mCursor_X;
wire [9:0] mCursor_Y;
wire [9:0] mCursor_R;
wire [9:0] mCursor_G;
wire [9:0] mCursor_B;
wire [1:0] mOSD_CUR_EN;
// Async Port Select
wire [2:0] mSDR_Select;
// External IO
wire [7:0] mExt_IO;
// SDRAM Async Port
wire [15:0] mSDR_AS_DATAOUT_1;
wire [15:0] mSDR_AS_DATAOUT_2;
wire [15:0] mSDR_AS_DATAOUT_3;
wire [21:0] mSDR_AS_ADDR_1 = 0;
wire [21:0] mSDR_AS_ADDR_2 = 0;
wire [21:0] mSDR_AS_ADDR_3 = 0;
wire [15:0] mSDR_AS_DATAIN_1= 0;
wire [15:0] mSDR_AS_DATAIN_2= 0;
wire [15:0] mSDR_AS_DATAIN_3= 0;
wire mSDR_AS_WR_n_1 = 0;
wire mSDR_AS_WR_n_2 = 0;
wire mSDR_AS_WR_n_3 = 0;
// USB JTAG
wire TDI;
wire [7:0] mRXD_DATA,mTXD_DATA;
wire mRXD_Ready,mTXD_Done,mTXD_Start;
reg mTCK;
reg TDO;
reg [7:0] oRXD_DATA,oTXD_DATA;
reg oRXD_Ready,oTXD_Done,oTXD_Start;
// All inout port turn to tri-state
assign OTG_DATA = 16'hzzzz;
assign SD_DAT = 1'bz;
assign GPIO_1 = 36'hzzzzzzzzz;
// Audio
assign AUD_ADCLRCK = AUD_DACLRCK;
assign AUD_XCK = AUD_CTRL_CLK;

always@(posedge CLOCK_50) CCD_MCLK <=    ~CCD_MCLK;

always@(posedge CCD_PIXCLK)
begin
rCCD_DATA <= CCD_DATA;
rCCD_LVAL <= CCD_LVAL;
rCCD_FVAL <= CCD_FVAL;
  if (!KEY[0]) begin
   mTCK <= TCK;
   oRXD_DATA  <=  mRXD_DATA;
   oTXD_DATA  <=  mTXD_DATA;
   oRXD_Ready  <=  mRXD_Ready;
   oTXD_Done  <=  mTXD_Done;
   oTXD_Start  <=  mTXD_Start;
  end
  else begin
   mTCK <=  ~TCK;
  end
end
assign mVGA_R = Read_DATA2[9:0];
assign mVGA_G = {Read_DATA1[14:10],Read_DATA2[14:10]};
assign mVGA_B = Read_DATA1[9:0];
endmodule

以上是我自己修改過後的CCD+USB程式,CCD影像還是能成功的執行,但卻無法驅動USB程式下載影像檔
先說明一下驅動的流程.....
在驅動CCD程式之後,先按KEY[3]鍵,VGA螢幕就會出現CCD所攝取到的動態影像,
待調整好CCD位置,按KEY[2]鍵,即可定格影像選取所欲下載的畫面...
只要再按KEY[3]鍵,即可回復原先的動態影像....
而通常存取畫面都是再按KEY[2]鍵等影像定格後,再驅動USB程式.
將USB程式下載到FPGA之後,即可在CPLD裡使用一套程式download由USB傳回來的影像檔...
等檔案download完成後,在開啟一個影像軟體打開下載後的檔案....
即可得到CCD所攝取到的畫面........
以上是整各程式驅動的內容及流程..
請各位高手給予一些建議與討論....
謝謝.......

tommywgt · 發表於 2007-2-15 18:58:16

masonchung 大大...你先看一下囉...這幾天比較忙, 有空我再來看看好了...

masonchung · 發表於 2007-2-15 19:11:45

我是覺得為啥USB沒傳影像的原因可能在CCD_PIXCLK沒動作...

damy · 發表於 2007-2-16 14:03:26

嗯~~不是耶!!
其實CCD和USB程式分2次下載到FPGA的時候,USB已經將CCD的程式給覆蓋掉了....
USB傳送的影像其實是按KEY[2]鍵,影像停格時儲存在SDRAM裡面的資料....
漏掉了一像沒有說...其實在驅動USB之後,在CPLD裡download的檔案是從SDRAM裡面擷取到的資料...
原本CCD主程式裡其實是有一些程式可以刪掉,對影像的出現沒有影響的...
所以真正關鍵的程式是在CCD程式碼和SDRAM與mVGA及PIXCLK的迴圈之中......
而USB的程式碼只有簡單幾個關鍵KEY,我再PO一次...

module DE2_USB_API
////////////////////       USB JTAG link       ////////////////////////////
input                         TDI;                               // CPLD -> FPGA (data in)
input                         TCK;                               // CPLD -> FPGA (clk)
input                         TCS;                               // CPLD -> FPGA (CS)
output                      TDO;                               // FPGA -> CPLD (data out)

//       USB JTAG
wire [7:0] mRXD_DATA,mTXD_DATA;
wire mRXD_Ready,mTXD_Done,mTXD_Start;
wire mTCK;
endmodule

在驅動這個USB程式之後,就能覆蓋掉CCD程式,將儲存在SDRAM裡的最後資料傳輸至CPLD裡面.....
所以現在我覺得問題是在...
如何在合成CCD與USB程式,按KEY[2]鍵將影像存入SDRAM之後....
再行驅動USB程式....將資料傳輸至CPLD之中...
而前提是.........驅動USB的方式是依據FPGA裡面所提供的按鍵..如我想設定的KEY[0]鍵 ....

tommywgt · 發表於 2007-2-25 00:25:07

damy 大大...我是很想幫忙看一下啦
不過看到一大堆SOURCE CODE頭就昏了, 而且我猜這並不是全部的SOURCE CODE吧!

你願意的話我倒是也願意在MSN上幫你看看 (雖然我不見得能幫到忙, 不過試試也好)
我想你會有一些設計的方塊圖, 如果有的話應該有助於我瞭解你的設計.
我比較習慣從整個系統往模組再往電路看.

tommywgt · 發表於 2007-2-25 00:27:35

另外FPGA跟CPLD的編號能給我一下嗎?我可以從編號去猜一下你的設計會有多大, 要是能上傳你的report檔的話更好

damy · 發表於 2007-2-25 16:16:45

我是用Altera公司的QuartusⅡ軟體去模擬的哦!!
另外,這套程式要配合友x公司的FPGA產品才能驗證....

masonchung · 發表於 2007-2-25 19:54:42

tommywgt大大加油喔∼
小弟沒有這些裝備只能猜測問題點而已
拍謝拉

tommywgt · 發表於 2007-2-25 19:58:45

@@...好巧, 我也沒那些裝備...

說真的, 目前為止你提供的資訊很有限,
我先建議你回到RTL simulation環境看一下問題在不在?　

damy · 發表於 2007-2-25 20:35:49

嗯~~用描述的比較不清楚...
說真的...
那套程式和軟體也是花了我幾個月的時間才稍微弄懂它的架構
post上去的程式是完整的...
因為主程式和副程式沒有顏色上的區別,所以看起來會很吃力..
如果tommywgt版主有興趣.....
可以到
https://www.altera.com/support/s ... a_ie_al_ap_ht_1_022

下載 Quartus II Web Edition (v6.1) 軟體
免費使用期限三個月,期限一到,只要再重新註冊就好了
程式的部份....如您有興趣,我可以寄給您.....

tommywgt · 發表於 2007-2-25 23:54:26

Quartus II 我有完整版的

興趣是還好啦, 但是如果能幫上你的忙的話我倒也是很樂意.

你可以寄到我的gmail去 chiatsun.wu@gmail.com
最好是完整的project file (要zip起來哦) 另外有多資料的話是最好不過.
我手上有一片我自己做的EP2S90的實驗版, 連MPEG1/2/4都放的下, 我想放你那個project應該沒問題. 另外最好是有ModelSim能RUN的test bench file.

我會找點時間幫你看看. 另外可以的話最好請給我你的MSN, 因為只能利用下班時間看, 所以也許不會一下子看完, 但是我會找多點時間的.

我不敢說交給我, 但是如果照你所說的, 問題應該不會太大才對.

shine_zeng · 發表於 2007-2-27 16:44:13

看来在搞影像处理方面的人才还不少喽，小弟也在搞这方面的，不知能否能帮得上前面的大哥，
MSN︴email]Gzwb_345@hotmail.com[/email]
mail: shine_zeng@163.com

tommywgt · 發表於 2007-2-27 18:10:52

哇...這個照片...帥

本人的照片也upload來看看吧

tommywgt · 發表於 2007-2-28 23:47:38

damy加油哦
有什麼問題的話歡迎你再提出來
另外也多參與論壇哦

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[問題求助] 請問版上各位高手,可以提示我一下verilog程式語法嗎?

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