如何讓兩個速度不一的訊號同步

toxichucky

Hi,
1 R! M2 e, u! p0 a' s我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
請問一下有沒有什麼辦法可以使訊號達到同步？
我曾經想過又DFF，但是如果要用要加很多級！
有沒有人可以提供相關的Verilog code，供參考。
/ D- }# Q: g; N, e# E  B- sBest Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
9 U) `4 @: y; y3 _5 z8 V4 r5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見
/ t( d+ K/ L6 s1 H
" d% n0 y9 D4 p6 a% w, [* X* f
上面是速度較慢的訊號，下面是速度較快的訊號。
8 K) o2 @- H  \0 w  `  H我希望可以bit對bit作相加。
8 a" b9 ^! x( c" ]+ S% X: }% T- Y

. }: T) m4 p' q" h& p! g: i% o$ PBest Regards.

chienping

數位同步可考慮用FIFO來做到
FIFO: First In First Out Memory
也可以說是要做到clock domain crossing
; V6 U3 X- p% s2 F
這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
在testing的部份，也要注意，因為有很多corner case測不到，
FIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
2 l) c7 _$ Z; V0 T6 q0 m這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
" ?$ K+ |6 T" }! Y. m) q9 m4 e這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
有一個建議是用gray code來做內部的counter，也有別的做法，
有不清楚可以再寫訊息問我

toxichucky

chienping您好，
/ Y; G) `8 e! j; h: f3 a請問一下您說用gray code來做內部的counter，要如何實現呢？
再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
Best Regards.