11/17 2008資通及安全監控技術商談會

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經濟部工業局智財流通運用TWTM計畫為協助廠商有效率地取得相關專利技術，搶得市場先機，特由工研院技轉中心特別邀集國內產學研機構，發表其開發並擬移轉及具商業化價值之專利技術，歡迎有興趣之廠商亦可在商談區內與各項目發表人進行一對一之洽談，以便進一步了解技術內涵，增進技術移轉或合作之機會。歡迎蒞臨指教，尋求商機!!

2 ]. n8 H0 R! t7 j! f時間：中華民國97年11月17日(一)
地點：台北科技大樓─605會議室       (台北市和平東路二段106號6樓)
主辦單位：經濟部工業局
- k+ w$ y, O" G; \9 _7 c執行單位：工研院技轉中心
協辦單位：台灣區電機電子工業同業公會、台灣安全設備與服務產業協會
+ S6 ^! s( G3 Y6 {3 A. T8 n& N  _報名費用：免費(用餐自理,活動免費)
7 ?& d6 L' H. f4 r% h報名人數：70位

【議程表】

97.11.17(一) 7 D! R& i- Q/ r& r! g0 C- G 時    間	題　　目	發表人 1 k/ C6 [. E) c7 C9 x	商談會 ! p8 t9 }+ w+ e
13:00~13:10	報到
13:10~13:25 # L9 P. A- N6 A$ |. P	1.工業局智財流通運用計畫簡介說明 業界科專「跨領域系統整合推動計畫」研發補助簡介說明	工研院技轉中心 賴富 專案經理 9 T' W. i/ L7 ~+ y4 F	1 對 / e: Z1 o* Y' ?, i' C5 g 1 商 , ^/ v  A! X( d8 N" t8 q 談 + v! V7 u, {, b, I, x- m) N/ b - [# u2 j0 K- e  C ; `3 D( O- w$ W. a$ r0 j7 g
13:25~14:05 ( M- C  U8 c" m5 M	2. 用於移動估計的全域消除演算法及其硬體架構設計。 3. 用於提昇式離散小波轉換硬體實現之翻轉式演算法及其硬體架構。 8 I8 G' ]  z) @- V& D( |4. 平行化嵌入式方塊編碼器。 5.JPEG2000前壓縮位元-失真最佳化演算法。	國立台灣大學 2 e4 R! E& l& P" k5 |  W, n電子所 簡韶逸助理教授   k# F8 P5 S. ]
14:05~14:20	6. 視訊編解碼專利組合授權及讓授	工研院資通所 姜昱有
14:20~14:35	7. 光通訊專利組合授權及讓授	工研院資通所 郭惠菁
14:35~14:50	8.保全監控智慧吸塵器技術授權   g5 M7 H- z, n	工研院機械所 劉俊賢副組長
14:50~15:05	9.即時通玩具機器人	工研院機械所 游鴻修經理
15:05~15:35 1 W  x' _% B. ?, n/ R2 d	10.可移除陌生人之影像擷取裝置與方法。 2 ^" V" M2 t8 q' i11.SPEECH RECOGNITION SYSTEM。 : i% X9 G% L; x( U# U12.跌倒事件偵測方法。	國立成功大學電資中心 " d3 f: j2 k  i' a1 }+ A方仲毅  主任
15:35~16:05	13.MPEG-2中, 移動估測Algorithm 及VLSI IP. VLC Algorithm 及VLSI IP. ! |  J# F  S1 }8 T/ s4 P( W+ J14. H.264,中可變方塊大小移動估測Algorithm 及VLSI IP多重圖框移動估測Algorithm 及VLSI IP 1/4pixel 移動估測Algorithm 及VLSI IP CAVLCVLC Algorithm 及VLSI IP. + o; n& x. z7 ~4 e; U2 D' f# \8 G- _Intra 圖框整合Algorithm 及VLSI IP. 15. 運用於監控系統之MPEG-4 coder 及  物件分離技術. 16. 數位電視錯誤資料重建Algorithm 及VLSI IP. 17. 攝影機DSPAlgorithm 及VLSI IP. 18. 視訊雜訊消除DSPAlgorithm 及VLSI IP. 19. 產生高效率灰階之電子浮水印方法	- l8 `, I: ~+ X7 g高雄第一科技大學 ) y* c/ w8 I/ n+ r& c電通系 夏世昌老師
16:05~17:00 6 E, U! w+ O' J9 G" u	Q＆A
地點 9 C/ |3 \# E' e, y( O' ^) l; @8 m	605會議室

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2008資通及視訊監控安全技術商談會摘要說明

1 c  q  k$ f& E% f! h* X

技術╱專利名稱	技術說明 % q2 X$ {8 \( H+ X9 C; }- @/ \) Q2 M	交易方式	適合廠商 6 G4 |" `/ k# S& ]% j( J- i. }# w
2.用於移動估計的全域消除演算法及其硬體架 構設計。	本發明係提供一種用於移動估計的全域消除演算法及其硬體架構，其係將連續消除演算法中資料流的分支有效去除，使資料流更加順暢且適合硬體實現；且因每個移動向量之處理時間為固定者，初始猜測可以省略，搜尋位置的省略比率係不隨時間改變並可大幅提升。該全域消除演算法具有準確性高之搜尋結果，其結果大多與影像之平均品質為最佳的全搜尋區塊比對演算法相同，有時甚至具有更佳的峰值信號雜訊比，使得本發明其有很高的可靠度。全域消除演算法的硬體架構主要係由心脈式跳動模組、樹狀加法器及樹狀比較器所組成，與其它許多實現全搜尋區塊比對演算法的硬體架構比較，此硬體架構所使用每一邏輯閘的運算能力為最高，且在相同的移動向量生產率下邏輯閘所消耗的功率則最低。	□技術授權 0 _" {+ c& y9 |# o/ b / s# y* K0 r6 [8 I( i- O3 P4 i$ ?þ產權移轉 ) u* P1 v: N/ y 0 u; k+ w1 m9 t! s% W: @□合作開發 3 s( N- u% Y8 \/ r  O6 e % J& l( i) N- [, u□其他 + I0 H  B* K! {; C4 U4 J	視訊安全監控產業 - y+ T- l( h& [9 @9 }
3.用於提昇式離散小波轉換硬體實現之翻轉式演算法及其硬體架構。	本發明係揭露一種用於提昇式離散小波轉換硬體實現之翻轉式演算法及其硬體架構，其係以一般提昇式結構為出發點，將通過基本運算單元之間的乘法器之切集合上的邊全部乘以該乘法係數之倒數，藉此切斷時間延遲累積效應，然後再將該基本運算單元中的運算點分開成二個加法器，以利用翻轉式架構改善其臨界路徑太長之缺點，如此既可保有提昇式結構在硬體需求量方面的優勢，亦可大量縮短臨界路徑，以達到最佳的硬體架構。	þ技術授權  □產權移轉  þ合作開發  □其他	視訊安全監控產業 8 Y# Y+ m4 M, `: Q: B: ?
4.平行化嵌入式方塊編碼器。 + R; w& D" |& C6 a, l	本發明是在提供一種平行化嵌入式方塊編碼器，可高速且節省記憶體的嵌入式方塊編碼器(EBCOT)平行化之架構，它可以一個時脈處理一個離散小波轉換(Discrete wavelet transform, DWT)係數，同時不需要任何狀態變數(State variable)，所以也免去了記憶體的使用同時也降低了外部的記憶體頻寬；且本發明以相同的面積成本及低很多的功率消耗卻達到其它架構處理速度的六倍以上，在各方面都勝過以往的架構許多，並可以在100MHz的工作頻率下每秒處理超過五仟萬像素的影像，在這個規格下可以支持高解析度電視(High definition television, HDTV)編碼，每秒30張。 + s  i4 V/ }9 ^- u1 r	þ技術授權  □產權移轉 ' I& p/ w2 u) S3 M1 W% W: Z þ合作開發  □其他 ' x8 H. U, ^8 l, a  b	HDTV、 數位電視 , S* U, D2 E# z- A2 R

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5.JPEG2000前壓縮位元-失真最佳化演算法。	一影像處理方法，該方法用於處理JPEG 2000規格中的靜態影像，係包含下列步驟：(a)將影像分割為已固定數量的幅，該幅有固定數量的幅像素；(b)以離散小波轉換分解前述的每一個幅像素；(c)將前述的每一子頻帶分割置入固定數量的編碼方塊中，該編碼方塊被分別安排至複數位元層中；(d)於總失真量固定的條件下，執行一影像中總位元數的最小化程序，該程序用以預先判定每一前述編碼方塊的最佳截斷點；(e)截斷每一個編碼方塊中，前述離散小波轉換參數的已決定部分，以使前述每一個編碼方塊所耗費的運算資源最小化。(f)以嵌入方塊編碼方法對前述每一個編碼方塊進行編碼，用以形成一嵌入編碼流，該嵌入編碼流包含複數編碼程序。	þ技術授權  □產權移轉 4 S* I) L( v. `& p% r& ^/ y ) k# {2 @8 P: T4 f  {þ合作開發  □其他 6 z6 f0 `- a' B% s0 {  J! D$ l1 a, G	視訊安全監控產業 1 a& r1 U* i2 E8 c9 O* U
6.視訊編解碼專利	本專利組合為工研院資通所自行開發之視訊編解碼(Encoder/Decoder)專利組合，共有近百件，範圍含蓋目前市場的主流標準包括H.264 / MPEG4 / MPEG2，在專利權日益高漲、專利訴訟動輒數億資金的商場，對業界會是增強公司專利競爭力與防禦力的重要資源。	þ技術授權  þ產權移轉  þ合作開發  □其他	視訊監控應用，如保全居家防護等。 5 P/ a( e; v  n' f( z; C
7.光通訊專利 1 h' \. b4 s4 ~; I+ _7 T	本專利組合為工研院資通所研發之光通訊晶片及模組專利組合，共近80件，技術領域涵蓋CPE及CO端及測試設備，多為近年研發之光纖網路核心技術，此時佈局，將可佔領市場先機。	þ技術授權  □產權移轉 þ合作開發  □其他	網通業者、IC設計業者、量測儀器業者
8.保全監控智慧吸塵器技術 9 T, Q2 i/ J( s8 ]  g. Y8 U+ _3 Z	具備『影像投光反光比對辨識』之全新意念『保全監控行智慧吸塵器』，當發現環境異狀即時以手機簡訊通知，並提供遠端監看與運動控制機能，實現清潔機器人一機兩用之網路與通訊加值。	þ技術授權  □產權移轉 ) i& e/ |  V. J( X- \" _þ合作開發  □其他	視訊監控應用 , J0 {% C  _% d3 T
9.即時通玩具 $ m9 |9 j+ g% h, A+ M6 I) i機器人 : h$ B& s3 J7 \1 S% D	結合超過10億人使用的即時通訊科技（MSN,Skype）與智慧互動機器人技術，即時通玩具機器人以生動的表情肢體動作，取代原本平面單調的文字符號，將遠端傳訊者傳送的即時訊息實體呈現，完整表達傳訊者情感。	þ技術授權  □產權移轉 + K! I0 b  V$ s; M2 }" C $ a2 }+ m( K4 s6 l2 ?) [þ合作開發  □其他 : b. v4 X5 Q7 d6 ?1 a) b	機器人產業、視訊監控應用 / W! f  K. _- x! R
10.可移除陌生人之影像擷取裝置與方法	本發明揭露一種可移除陌生人之影像擷取裝置與方法。首先，輸入第一影像。接著，系統控制模組決定是否進行陌生人影像處理步驟，並產生一結果。若此結果為否，則將第一影像直接送至影像輸出模組輸出；若此結果為是，則由人物辨識模組先進行辨識步驟，以辨識出第一影像中之至少一個標的影像和至少一個陌生人影像，再由陌生人影像處理模組進行陌生人影像處理步驟，而產生第二影像。接下來，輸出第二影像至影像輸出模組輸出。	þ技術授權  □產權移轉 þ合作開發  □其他 0 q4 P! r& x1 O# k5 I+ ]; P5 V	影像產業 ! v1 t, s. D0 Z8 ?
11.SPEECH RECOGNITION SYSTEM ) {" s+ p: ?$ ^2 S; i2 Q  L+ r	The present invention discloses a complete speech 4 B5 F: \7 ?) S& c6 D; rrecognition system having a training button and a recognition button, and the whole system uses the application specific integrated circuit (ASIC) architecture for the design, and also uses the modular des.	þ技術授權  □產權移轉 : i: e9 N  ?0 G2 |- R6 R. Y1 K7 g þ合作開發  □其他 9 O/ ^$ N$ w) ^' n	視訊安全監控產業 - s  q- m% _' J4 @1 r1 @) S& y
12.跌倒事件偵測方法	本發明為一種跌倒事件偵測方法，其利用人的跌倒時間區間、形心位置及垂直投影高度三特徵值於三種不同運動模式，在跌倒時間區間中，偵測觀察人的形心位置改變率及垂直投影改變率，當偵測有跌倒事件偵測方法發生時，可透過監控裝置通知遠端家人，並即時進行醫療減低傷害，可應用於智慧型家庭監控。	þ技術授權  □產權移轉 þ合作開發  □其他	視訊監控應用 & l" X' P8 W& Q! D4 ?5 G6 Y
13.MPEG-2中, 移動估Algorithm 及VLSI IP. VLC Algorithm 及VLSI IP.	In this patent, we first present an adaptive full-search algorithm based on temporal correlation approach. 9 m% d9 Z# ~3 A" u+ V# i7 K8 nThe efficiency of the proposed full search can be promoted about 5-20 times as comparison with the conventional full search, and the searching accuracy is kept. Based on the proposed full search algorithm, a real-time VLSI architecture is developed. The computational kernel is designed by PE modular that can be regularly expanded for high-speed system. The gate count of chip is about 8k when the computational kernel is expanded to 8PEs for MPEG-II coding application. The processing rate of proposed chip can achieve 53k blocks per second for searching range from –127 to +127, and the power dissipation is about 30mW with 0.35um TSMC technology.	□ 技術授權 ' t, |& H% S- lþ 專利讓授 , _/ ?# k7 C0 ~% c5 f5 [! v1 X% Wþ 專利授權 þ 合作開發 □ 其他	3G手機, 多媒體, 數位電視, 數位攝影機 ' S6 j! E, z1 h2 j/ [

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14.H.264,中可變方塊大小移動估測Algorithm 及VLSI IP多重圖框移動估測Algorithm 及VLSI IP 1/4pixel 移動估測Algorithm 及VLSI IP CAVLCVLC Algorithm 及VLSI IP. Intra 圖框整合Algorithm 及VLSI IP. ( s7 n: x/ n6 t) i6 y4 \	This patent presents a fast algorithm and its VLSI design to implement the variable block size motion estimation for H.264 system. The fast algorithm is proposed based on hardware-oriented concept for regular VLSI design. Simulations show that our proposed algorithm can save 88%~94% motion searching time under H.264 program JM8.6 while PSNR only decreases about 0.02dB in average. Based in the fast algorithm, the real-time VLSI architecture is proposed with parallel structure. The hierarchical method is used to reduce the design complexity, which the timing schedule is controlled with particular pipeline flow. The chip can compute 41 vectors for various block size during 256 cycles as using only 96 PEs. Comparisons with other VLSI architectures, we can offer higher processing speed, lower memory bandwidth and lower circuit complexity.The fast multi-frame motion estimation consists of the adaptive full-search, three-step and diamond searches with using content adaptive control. The decision criterion is proposed to achieve better rate-distortion for H.264 system. The experimental results show that the speed-up is 6~15 times compared with the full search method while the PSNR value is slightly degrading. The proposed algorithm can achieve faster speed and lower bit-rate compared to the competing algorithms.	□技術授權 þ 專利讓授 ; v  M" T- t9 Cþ 專利授權 ) v8 p* z8 J# ]7 N* x0 ^þ 合作開發 " F, S) M" Z1 ~# \0 G7 x□ 其他 $ _9 }- o/ m' `) E! F( D	3G手機, 多媒體, 數位電視, 數位攝影機 8 }2 c9 _+ v: v9 h
15.運用於監控系統之MPEG-4 coder 及  物件分離技術. # Z0 c* O; {4 U9 U" |	In this patent, we first present an adaptive full-search algorithm based on temporal correlation approach. The efficiency of the proposed full search can be promoted about 5-20 times as comparison with the conventional full search, and the searching accuracy is kept. 2 d6 ^5 ^6 E/ g; a- M; c! QBased on the proposed full search algorithm, a real-time VLSI architecture is developed. The computational kernel is designed by PE modular that can be regularly expanded for high-speed system. The gate count of chip is about 8k when the computational kernel is expanded to 8PEs for MPEG-II coding application. The processing rate of proposed chip can achieve 53k blocks per second for searching range from –127 to +127, and the power dissipation is about 30mW with 0.35um TSMC technology.	□ 技術授權 $ }' Y( R6 K/ Iþ 專利讓授 þ 專利授權   n- N! t- m' x0 tþ 合作開發 □ 其他 2 y- v7 z! U5 |" V% _	安控系統, 多媒體, 數位電視, 數位攝影機 - y4 J! s4 s4 o
16.數位電視錯誤資料重建Algorithm 及VLSI IP. - R, i0 Q  W3 ?5 R, P$ W( U * F2 j! o+ q9 e, F	The digital TV broadcasting system adopts the video coding to save the channel bandwidth, but the decoding image will appear distortions as the bit stream suffers from damages. This patent presents an error concealment processor to promote the performance of TV receiver. An efficiency error-concealment algorithm is advised with the adaptation of the spatial interpolation and the temporal prediction to reduce the non-matched error for high motion regions and achieves high resolution for still or low motion regions. Based on the adaptive algorithm, a real-time VLSI architecture is developed with a pipelined-flow structure and parallel processing. The complex processing schedule for the error concealment processor is arranged to integrate video decoding systems for real time implementation. The chip occupies about 27k gates and includes one on-chip line-buffer. The silicon area is about 9mm2 with TSMC 0.35um process, and the throughput rate can achieve 50M pixels per second.	□ 技術授權 þ 專利讓授 þ 專利授權 þ 合作開發   O) ^7 x. w* L% g7 u* [□ 其他	3G手機, 多媒體, 數位電視, 數位攝影機 $ N3 ^! g2 h- |! e
17.攝影機DSPAlgorithm 及VLSI IP./ 色彩內插處理器及其色彩內插計算方法, 區域式文字、影像之光源平衡處理方法 & `% T- J, Q' B% A% e	This patent proposed a color interpolation technique for a single chip CCD (charge-coupled device) with color-filter-array format. Using edge direction weighting and the local gain approach, we reconstruct color components in high accuracy but low computational complexity. Simulations result that the proposed method outperforms the other techniques to which it was compared. Based on the new algorithm, a cost-effective architecture consists of pipeline schedule for real-time operations. With time-sharing method, this architecture can interpolate various colors using a common computational kernel. The circuit complexity can be efficiently reduced. The prototype of color interpolation processor has been successfully verified with a FGPA device, and an ASIC chip is also designed with TSMC 0.35um. The chip core uses about 10k gates and two line-buffers.	þ 技術授權   ! ]0 {2 c5 Y7 o# Z5 Aþ 專利讓授 þ 專利授權   C9 ~9 D' j" J- J5 k8 _1 zþ 合作開發 □其他 4 g  ?8 A- g2 V$ Q+ T. ]8 V# K	數位電視, 數位攝影機, 數位相機, 視訊展示系統 6 p! i" Z1 s5 G4 ^, }. R! N
18.視訊雜訊消除DSPAlgorithm 及VLSI IP + w5 {7 W7 O9 W& F: D/ O	This patent proposes an efficient noise-removal algorithm using an adaptive digital signal processing approach. Simulations have demonstrated that the new adaptive algorithm could efficiently reduce impulse noise even in highly corrupted images. In order to achieve real-time implementation, a cost-effective architecture is proposed using a parallel structure and pipelined processing. The proposed processor can achieve the throughput rate of 45M pixels per second using only 4k gates and two line-buffers. Unlike median-filtering chips, this processor provides better filtering quality and its circuit is much less complex.	□ 技術授權 þ 專利讓授   P; X- e) j0 aþ 專利授權 þ 合作開發   {3 k6 Q" i& d: r( l' v7 i3 G□ 其他	3G手機, 多媒體, 數位電視, 數位攝影機
19.產生高效率灰階之電子浮水印方法 - i% ^5 E! w6 `" d+ D: ]$ b	In this patent an efficient watermarking algorithm is presented with two-layer hidden for gray-level image watermarking. 0 B' O) E! Z) `4 f  v" V9 }6 BIn the first layer, the key information is found by using the codebook concept. Then the secret key is further hidden to the watermarked image using the encryption consisting of spatial distribution in the second layer. ' S4 P/ x# k% B4 E! Z# y: v7 v* M1 a+ DAs a result, the watermarking information becomes perceptually invisible in the watermarked image. Moreover, the gray-level watermark can be extracted by referring key parameter rather than original image.	þ 技術授權   ! e5 N) b% f" J3 `* pþ 專利讓授 þ 專利授權 þ 合作開發   5 k5 L: I; d. P- w3 [! K□其他	安全防護系統