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[問題求助] 现代的高压ESD

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1#
發表於 2007-5-30 22:24:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近要用到现代的高压ESD,有谁可以提供一些参考吗?
$ l' `( ^6 E  K  A/ J6 I, f因为现代那边没有提供高压的ESD rule,自己画的时候不太敢随便画,,
6 d- H$ m( S- D( m, d. h4 f4 L希望有经验的前辈能给点建议,大致的rule可以建议一下吗?
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2#
發表於 2007-5-31 08:22:21 | 只看該作者
可以請問一下你所指的高壓ESD 是幾KV阿( J/ w6 X% M- m9 o4 c% z
可以盡量寫清楚嗎...感謝
3#
 樓主| 發表於 2007-5-31 14:14:43 | 只看該作者

.........

我想先問一下阿,平常的工作電壓是20v,那對於ESD的畫法應該也會有差吧?  n7 ?. W) W. f) o
我的高壓是指芯片平時工作時的電壓是20v,而ESD的承載電壓,9 w9 `9 W) o) _+ R
是HBM2KV,MM200v,
2 X1 {- Y$ C) }5 _4 B9 K$ {3 O如果能給我一個答復,我感激涕零,
3 H, @9 Q' D4 P) Y% H) R但是不好意思,沒有米米的回報,因爲我的已經是負的了

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sjhor + 2 沒關西!!歡迎發問!!

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4#
發表於 2007-6-1 08:56:07 | 只看該作者
其實用普通的 CMOS ESD protection 就可以唷!!
! ~3 J6 q  H( v) i/ L7 [! [$ A* UPMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
& k- p) C+ b  m8 X# N再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!" G2 F+ B* p: x1 Z! f$ w
不過  大部分的人 PMOS/NMOS 的 size >=300Um,  以3KV來設計比較好唷!!
5#
 樓主| 發表於 2007-6-1 13:57:40 | 只看該作者

感謝

呵呵,謝謝版主同志,
/ ]( O/ Y2 ~" f% T% N9 P不過不同的工藝,我是怕ESD的rule待會不滿足,4 a. W& [5 N6 \9 \3 d$ g+ N8 d; @/ H
比如説D端contact到gate poly的距離大致怎麽來決定,8 b( \( Y) y% f( R/ e( k
D端或者S端到guard ring 的距離我又大致可以設為多少呢?
; z" y7 @4 m' F; p- X( H& q. R雙層guard ring之間的pitch又是多少,然後guard ring的diff的寬度要多少呢?
  f5 U4 `8 d, I/ l0 M9 C% }) _& u版主同志,麻煩你再告訴我一下哦
6#
發表於 2007-6-7 18:29:08 | 只看該作者

回復 #5 amanda_2008 的帖子

請您先告知大家,您要下的fab是哪家,什麼製程(process),這樣才好回答您。
0 a" Z/ |: [: G( Z0 l; x每家的參數數值都不太一樣。
/ E/ Z3 P2 R/ Z" |. M: d/ x3 P* M" h2 L: p3 p
如果您手邊有該家fab的design rule manual, 裡頭應該會有ESD design rule。
7#
發表於 2007-8-1 21:18:44 | 只看該作者
一般代工廠都有ESD rules,只要照話就好了,或是請帶工廠提供也可以。
- ^5 b" p* h) k* S6 J7 N7 |7 U" b: Z) g5 {+ C1 x3 ?- d
source contact 照rules話就可以了,drain contact 一般約為source contact 3-5倍不等。4 ^" P+ R* z/ r
# a% O; S& g0 `) x) ]$ ?( M; A
pick up 與guard ring之diffusion約為4um,pitch 一般10-20 um 不等,以上為一般之經驗,詳細需參考foundary之 design 0 {8 ]- e. y; A+ ]; [( I
guide。
8#
 樓主| 發表於 2007-8-22 21:52:22 | 只看該作者

谢谢

谢谢大家的热心答复$ X* }* e6 _: Z5 g/ t1 M
嗬嗬,我在题目里有标说是现代的哦,
! m8 l  e, r" w/ B! o& m# [其实有时候代工厂可能没有你现在要用工艺的esd rule,
& s9 `0 R: m7 c, S% @所以这个时候就只能凭经验来画了
9#
發表於 2007-12-11 19:54:31 | 只看該作者
多謝!
6 o; f+ X" p5 G( P* k. L1 d4 K謝謝版主了,又了解了新知識了呢!
% S1 {! S6 f# x. c/ b& e. r扫扫盲,呵呵。
10#
發表於 2008-10-23 09:35:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表
5 W# Z/ T8 @, I$ }9 v其實用普通的 CMOS ESD protection 就可以唷!!
4 J* X9 a; G! `0 _* I! HPMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!6 n) h8 e' u, k% |
再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!$ x  G6 {* u3 ~! s
不過  大部分的人 PM ...

, A& z: L3 q5 v: D! F$ B' X5 _+ L) |* B5 e  f+ e; C
"10V/per 1um width "有疑义,因为比如W=300um,L=0.5um与L=0.35um应该有很大差别吧!
11#
發表於 2008-10-23 12:23:46 | 只看該作者
如果是高壓的FDMOS,難度更高!因為這種device天生不利ESD.
12#
發表於 2009-8-5 19:50:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表
$ H4 Z/ Z  Q( R( c9 V) r( ^$ {$ [10V/per 1um width

9 A2 g! R1 W6 j; n" z
9 ]( C+ ^. l7 I$ a) y# C5 [这个值是怎么来的呢?
13#
發表於 2011-7-19 12:30:31 | 只看該作者
L為最小的通道長度,一般而言,通道長度愈小,靜電放電防護電晶體的耐受度愈小。增大通道長度可使靜電放電耐受度提高。但是必須同時增大防護電晶體的寬度。如此一來便會使佈局面積增大而使成本增加。
14#
發表於 2012-7-12 12:16:35 | 只看該作者
学习学习!!!!!!!
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