14位电流舵DA设计中出现的问题

xiaoxianzai

问题如下 最近在作一个DA 仿真中出现了很多问题

xiaoxianzai

大家好
. I* ~9 z! ^( |" C0 I4 T% c8 K最近在作一个14位的DA
选用结构位分段电流舵类型的
采用5+4+5
满摆幅电流为20ma

因此单位lsb应该是1ua左右 我选择1.22ua
$ N$ [: G% Z* l$ P+ h( q3 f
+ K/ ]  h. m6 D/ h在设计的过程中发现了许多问题 先将一些写在下面 恳请各位大牛指教咯：
问题1：
建立时间的定义我看是当输入从全0变成全1的时候，测量输出发生改变的时间。书上讲的是从跳变开始到
3 g* L; g2 c1 P8 ?9 @稳定为最高电流的0.5lsb左右，这段时间就是建立时间。
可是如书上的意思，那么就是最高电流要精确到1ua的0.5左右，20ma的电流精确到ua左右，需要花很长的时间吧。而且达到这样的精度很难，改如何改善呢
问题2：
在设计的时候，选用的是差分开关对，一面导通一面截止，当管子截止时会有漏电流，如果管子的数目增多的话，这些漏电流还是蛮大的 可以超过1ua，在动态的情况下，就更加大了，这样是不是影响精度呢，改如何改善？
问题3：
当电流很大的时候，开关管子的尺寸应该相应增大，从而减小导通电阻，保持开关管和电流源之间的电压变化不是很大，这样电容变大，而且随着电流的增大，管子导通越多，从而电容充放电影响也很大，在输出曲线上看是变得平滑了 如图所示，改如何改进呢
1 h5 D/ X) l$ o% t$ Y5 f: f+ Y2 J
以上为自己不懂的，希望和大家交流。

xiaoxianzai

下面是问题3的图
发了三次 老是发帖错误

liangshangquan

ANSWER Q1:一般20ma輸出的DAC負載加50歐res和10pf的cap,不知道你這裡負載怎樣?如果load res=50歐,Full output voltage=20ma*50=1v,則0.5LSB=2/2^15=61uv,由於DAC為電流源驅動loading cap,輸出變化從0~1v settling到0.5lsb所需時間t=9.7z,z=rc=5e-10,則settling time=4.85ns f=210MHz,所以建立速度夠否要看你的sample freq大小,如果不大於210MHz個人感覺沒有問題,如果sample freq確定,仍然想提高settling速度,可以減小loading cap,增加I,或者改變輸出擺幅;
3 Y$ a! o+ i$ `9 F) r1 w* ZQ2:漏電流主要包括到bulk的PN結漏電流和source drain的漏電流,前者在設計時要注意switch的source電壓,與bulk電壓不要正偏,後者主要和溝道L相關,一般Switch可以取最小Lmin,至於是否有漏電可以參閲foundry文件或simulate來看。而你說的問題可能是因爲switch的控制用到低交叉點,使用了local vdd,sw的gate高電平関斷時電壓與sw的source電壓之間沒調整好,造成vgs偏大,導致不能完全関斷產生漏電;
Q3:不知道你加的是多大的loading cap, switch寄生size相對于loading cap還是偏小的,不知道你在何種case下得到上面的波形
: [1 ~8 Y! H2 ~6 x

xiaoxianzai

谢谢你的答复 果然是高手
你的Q2的回答中 t=9.7zz  这个9.7是从哪里得出来的呢

liangshangquan

RC settling 喽
) K3 c) b. T* n7 V) S+ t