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EDA使用者調查報告:工程師採用哪些驗證工具?
2 L3 \5 E, M5 ~; S% ehttp://www.eettaiwan.com/ART_8800462832_480102_aded7ab2200705.HTM
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最近,Synopsys公司電子郵件使用者小組(ESNUG)的主持人John Cooley對818位工程師就新驗證工具的使用情況展開了一項普查,結果顯示,越來越多的工程師正遠離專用的驗證語言,並持續擁抱Verilog語言。此外,針對模擬工具,則出現了從Cadence的工具轉向採用Synopsys公司工具的現象。 8 ^/ T4 [: ^9 J" B& U
# E" O# B( {/ e) g& }驗證工具調查還曝光了兩家新創型的企業:一家是從事‘功能品質認證’的新創公司Certess,該公司3月在公眾面前亮相,但是尚未發佈任何產品;另一家是正採取秘密行動的新創公司Nusym,同樣地,也沒有作出任何產品方面的發佈...) S. c1 w& V9 ?$ ]& E5 ]9 m( D
, Z7 t' I6 t$ M3 ]根據Cooley提供的資訊,調查目的是評估‘心靈佔有率’(mindshare),或者說,要了解工程師實際上都在使用什麼EDA工具進行驗證?數字是以百分比的形式呈現,這些數字通常都超過了100%,因為許多工程師選擇了多種工具。 從這次驗證工具普查可得知,與2005年由Cooley主持的調查相較,對Cadence公司Specman ‘e’語言和Synopsys公司Vera語言的使用出現了下滑。“兩者都不用”的比例從2005年的43%上升到2007年的57.1%。Specman ‘e’的使用率從29%下降到了18.2%,與此同時,Vera的使用率從27%下降到了20.7%。此外,81.7%的受訪者認為,像Specman ‘e’語言和Vera語言這樣的專用功能驗證語言將在5年內消失... & b/ F; \$ ?: c t$ m! H f5 p
: J6 R- r2 j- ?1 J; ~) N, X2007 - "Whose Verilog or VHDL simulator(s) do you currenty use?" |
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