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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › verilog除法問題

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[問題求助] verilog除法問題

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發表於 2008-5-20 21:02:28 | 只看該作者回帖獎勵

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請問:
   在VERILOG的除法運算子,算出來的結果要如何有小數點
   例如:9/2 = 4.5 ,但verilgo算出的都只是4 ,0.5要
   如何算出呢??

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2^#

發表於 2008-5-21 09:53:10 | 只看該作者

請看我之前發表文章"FPGA數值運算問題解答收集"第二篇"定點數小數表示法"。

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