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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 請問如何降低64-bit漣波進位加法器的延遲時間？ ...
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[問題求助] 請問如何降低64-bit漣波進位加法器的延遲時間？

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1#
發表於 2008-2-6 19:37:06 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問如何降低64-bit漣波進位加法器的延遲時間？
# \1 A7 d8 O  A* V8 A4 h因為電路串接成64-bit每一級的寄生電容變大，" a/ H2 M- O: f& c5 e: ]6 h' D
如何降低電路所造成的寄生電容？
! z# @0 _) d+ t謝謝!
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2#
發表於 2008-2-10 10:20:28 | 只看該作者
作ASIC的話, \% V3 k/ }/ j& A, b1 F7 L
應該是請RD化簡成Carry lookahead 之two-level Nand-Nand等效電路7 s; G+ }8 d. o
或者改成Carry save 加法器
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