請問如何將寄生電容~寄生電阻降到最小

iverson218

如何將寄生電容~寄生電阻降到最小~
4 n$ x2 e0 s( u0 J) l請問最小面積是指整個layout的面積嗎??
/ L: Q# [3 W% ~4 D6 U8 O4 h$ g還是線跟線之間的距離??
/ q% f3 f$ `4 |  [還是兩者都有??
3 _0 E* j$ Y; x# x0 F想成為layout佈局工程師的小弟

yhchang

因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了
所以 MOS本身對地的電容 一開始就產生了
LAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好
總連結的次數要越少越好  這樣子寄生RC就會降下來

redteaboy

電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
3 p; r5 s5 W$ {5 S) l/ e  h) X' z0 d                                                               -------------|         |--------------|
                                                               |            |         |              |
8 _- F" _4 U2 X/ v& F& J/ f0 @                                                      |            |         |              |
& |3 W. z( \/ t* Y                                                      |     S      |    G    |      D       |
                                                      |            |         |              |
                                                      |            |         |              |
                                                      -------------|         |--------------|
                                                                   |---------|