November 13, 2007 CDNLive! Taiwan

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CDNLive! Taiwan [table=98%] Save the date: November 13, 2007 Hsinchu, Taiwan 新竹國賓大飯店 10F 一年一度的 Cadence 使用者大會 Cadence Designers Network (CDNLive! Taiwan ) 即將在 11 月 13 號於新竹國賓大飯店舉行 ! CDNLive! 是 Cadence 使用者最重要的一個技術會議。讓我們客戶能夠會見彼此，與 Cadence 技術專家們，討論設計先進晶片與系統的挑戰與最佳方法。 CDNLive! 提供深入的技術內容，涵蓋電子設計業中各式各樣的規範，提供針對複雜設計問題的解決方案。 Cadence Designer Network 是 Cadence 的使用者社群，也是 2006 年創建的 CDNLive! 的東道主； Cadence Designer Network 的目標是要孕育 Cadence 使用者之間，以及使用者與公司之間更佳的通訊，替客戶創造並享受優勢。 客戶有機會能夠加入技術顧問團隊，幫助帶動 Cadence 產品技術進步，以便因應客戶需求提供產品與服務。 活動內容 : 在一天的活動裡面，低功耗的設計仍是我們關注的話題，來自業界的專家使用者將針對先進製程，分享他們解決邏輯設計、驗證、設計實現、客製化設計、封裝設計和 PCB 設計方面當今的成功案例和未來的可能性，並解釋他們如何應用優異的設計方法與技術贏得優勢。此外，我們也呈現貫穿設計與製造端 DFY 與 DFM 等發燒話題，以及最新 SiP/PoP 等技術。 來自歐洲ST與 Freescale 的專家也將發表他們使用Cadence Incisive產品開發經驗，歡迎大家踴躍參與! Demo: 實際參與 Cadence 最新產品、流程和設計方法的 demo ，與你用來進行創造性設計的解決方案專家直接對話。 Keynote: 傾聽影響和推動全球電子市場變革與創新的產業界領袖們演講，討論市場趨勢，讓您動見觀瞻。 Designer Expo: 了解 Cadence 和其他參展廠商共同開發的解決方案，與他們如何運用 cadence 技術創新與研發。 本次活動只在新竹舉辦，歡迎您的加入! 參加並填寫活動問券者就可以得到精美小禮物一份。前 50 位報到的貴賓還能獲得 early birds 的精美紀念品: LECO樂高積木禮盒。全程參與您就有機會抽到 ESPON FUN 映機 ( 投影機、 DVD 、音響三合一 ) 、 ASUS R2H 七吋寬螢幕 UMPC ，以及 Sogo 禮券一萬元等大獎喔 ! 活動報名 : 一律上網報名， 活動網址 : http://www.cadence.com.tw/cdnlive_2007/main_01.htm 報名網址 http://www.cadence.com.tw/cdnlive_2007/agenda.htm 　 活動地點 : 新竹國賓大飯店 : 地址 : 新竹市中華路二段 188 號 電話 :               03-515-1111          位置圖 : http://www.ambassadorhotel.com.tw/ch/hsinchu/overview/location.htm 台北新竹交通車 : 台北 -> 新竹 : 11/13 ( 星期二 ) 7:30am 台北火車站東三門 新竹 -> 台北 : 11/13 ( 星期二 ) 5:10pm 新竹國賓大飯店新光三越門口 活動聯絡人 : Cadence 益華電腦 沈瀅渝 (Sophy Shen) 電話 :               03-566-3834          Email: sophys@cadence.com file:///D:/客戶/Cadence/E-DM/CDNLive/CDNlive_2007/edm/images/spacer.giffile:///D:/客戶/Cadence/E-DM/CDNLive/CDNlive_2007/edm/CDNLive!%20India%202007.files/spacer.giffile:///D:/客戶/Cadence/E-DM/CDNLive/CDNlive_2007/edm/images/spacer.gif

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09:30
Time	DESCRIPTION / PRESENTATION TITLE		COMPANY		SPEAKER
10:00	Welcome		Cadence		Willis Chang, Country Manager
10:05	Executive Keynote: Winning Strategy in Global Electronics Design Chain		Cadence		Lung Chu, AP President
10:30	Executive Keynote: Evolving Design Automation to Accelerate Product Development		Cadence		Mike Fister, CEO
10:50	Guest Keynote I		TSMC		Kuo Wu, Group Director
11:20	Innovation by Understanding People		Philips		Shikuan Chen, Director
11:50	Lunch Break
13:20	All attendees proceed to breakout sessions
Track	Digital Implementation/DFY/DFM		Custom Design/DFM		Track	Logic Design and Advanced Verification		PCB and Packaging
	Ballroom A, 10F		Ballroom B, 10F			Ballroom C, 10F		Ballroom D, 11F
	DESCRIPTION / PRESENTATION TITLE		DESCRIPTION / PRESENTATION TITLE			DESCRIPTION / PRESENTATION TITLE		DESCRIPTION / PRESENTATION TITLE
	COMPANY	SPEAKER	COMPANY	SPEAKER		COMPANY	SPEAKER	COMPANY
13:20	65nm Chip Implementation The Challenge to Meet Timing, Power, and DFM Closure		AMS Designer from SpectreVerilog: Migration and Usability Improvements		13:20	Verification Challenges for Multimedia SOC design - “First Cut Work” with Xtreme		Adopt the lead-frame based package to SiP software for bonding simulation
	GUC	Cheng-Hong Tsai	Cadence	Lei Song		Avision	David Hsia	Faraday
14:00	Spirits of DFY optimization in APR platform tools		Bridging the Gap between the Silicon Process and the Circuit Design		14:00	Low Power Functional Verification and Closure of Power Intent		Designing in DDR2 memories
	TSMC	Chung-min Fu	Proplus Solutions	James Ma		Cadence	Neyaz Khan	Foxconn
14:40	Cadence Encounter DFM solution		QRC RF and VPCD		14:40	HW-SW IP Verification Flow Using ISX		Advanced SiP/PoP technology solution
	Cadence	Frank Leu	Cadence	Vincent Liu		ST Microelectronics	Laurent Ducousso	IBM
15:20		Break (10 mins)			15:20		Break (10 mins)
15:30	Power Analysis on Power Gating Design using VoltageStorm		Manufacturing Variability Analysis		15:30	Plan-and Metric-driven Principles Underlying our Plan-to-Closure Methodology		Batchmode Timing Analysis
	Faraday	James Su	Clearshape	Inviting		Cadence	Hamilton Carter	Foxconn
16:10	VCAD Services and Productivity IP		Next Generation Infrastructure for Schematic Back Annotation in Virtuoso Analog Design Environment		16:10	Experiences with Developing a SystemVerilog Testbench for SoC Verification of Real Products		EMC Rule Checker – Shorten Cap Connection Length
	Cadence	Olaf Zinke	Cadence	Madhur Sharma		Freescale	Frank Donner	Foxconn
16:50	Ending

　

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