SiP vs. SOC!?系統級封裝帶來系統設計新優勢？

chip123

Will system-in-package (SiP) replace system-on-chip (SOC)? 你的看法如何？
) u; `. S" j5 N6 f& S
系統級封裝帶來系統設計新優勢
" ^3 H. h" q! k( \' v4 q% o" Chttp://www.eettaiwan.com/ART_8800363825_480302_89e4de67200503.HTM
# d: i# A% Y4 h6 g" n5 T

電子產業內普遍持有的一種誤解，認為系統級封裝(System-In-Package，SIP)僅僅是一種製造/封裝技術，這種觀點低估了成功生產SIP產品的挑戰及其所帶來的好處。
  l1 W  `. \  ~1 Q
符合SIP需求的最佳化SoC

大約5年前，開發SIP的主流方法是將現有的大型積體電路(LSI)組合在一起。從2003年開始，開發專用於SIP的新型SoC元件的趨勢已經初現。而現在，一旦SoC晶片開發成功，SIP的封裝就可以開始了。設計用於SIP的SoC有四個重要方面需要注意：其一是晶片配置必須最佳化；其二是必須確定最佳的I/O引線佈局；其三是I/O緩衝器長度必須恰當；最後是必須設計並構建合適的元件測試電路。

f888888x

:
      一些數位IC電路採用較小的製程
& S% t; A2 I8 @& O          類比一些採用較小製程性能會受到影響
  Z; m8 E2 S/ [; j; ]
" M; B( T8 \, ?          SIP是一個很好方案
          使得各得其所
! M  K* j2 ]/ {% b" a2 }+ A          最佳化的好方案

sheu

SOC是目標, SIP只是目前可見的過渡方案.
除非人類不再追求進步, 否則SOC仍應是追求的目標.


$ j# @  R6 j5 i! Z, `
2 y+ b# K; F' _0 j+ K4 B[This is a test post]

masonchung

我想在不同IP的整合間 若製程不易達到一致
3 W& m) }9 s* m# V, ?3 T" ISIP 是較佳的解決方式
但誠如上所述
SOC 才是最後的目標
就像當初Pentium PRO 把兩個 超大 Cache 用SIP 封裝在同一Package一樣
7 L3 A8 }/ `$ ?# x3 ?: w3 w$ y新的switch cache架構成熟後,SIP還是變成SOC

DennyT

其實追求進步的動力是來自於成本壓力.
; T3 M: p' f8 ^" Z7 f& B6 }
' h  X+ {+ o5 B如果相同performance的同類產品, SOC成本一定較具競爭力:
% |3 K- h2 R- N# ~SIP: 假設使用兩種DIE
1. 相同封裝格式及腳數下, SIP封裝單價較高 (因為stacking die會有技術限制及額外材料成本)
2. 良率較差, 成品良率為兩種DIE的良率相乘, SOC成品良率即為單一DIE之良率.
0 `) \( o9 k, z" V% p5 g7 K3. 提升成品良率需要KGD (Known Good Die), 而KGD需要在wafer CP(升高測試成本)及BIST(升高Die size)上下功夫, 成本自然較高.
1 S# M$ C  f5 \% e4 s9 d4. Logistic成本較高, 需要備兩種wafer庫存, 供應鏈管理難度提高.

g2chip123

抱歉! 吐嘈一下...
) U  R, A2 ]/ a# c4 W: w
針對第二點良率較差的看法未必成立!
1 t2 q) ~4 `! f: M# j; `SiP : 由於選用的兩種DIE是KGD, 成品良率僅為 package loss
SoC : 成品良率因面積增大(兩個DIE相加) 良率下降, 若兩個DIE屬性不同分別為 logic 與 Mem type or Analog
& m* \+ {- V4 @1 p        則良率會因 fab 製程參數難調而大幅下降
# l/ d' R+ ?9 J  F- M5 c/ X6 o+ e$ f
1 M9 e+ e- f3 r/ p: e6 b1 h當然天下沒有白吃的午餐, SiP成品良率高的代價是選用KGD成本高與SIP封裝成本, 整體成本估算 case by case
3 N' W! Y! f1 V) ]" {) u. W8 ?否則, SiP 早就沒有舞台了

tommywgt

在選用sip時, 一定是因為成本比soc便宜才用的, 相同的case如果soc比較便宜, 誰會用sip?

5 v* h2 q0 h0 r# L7 q- @3 p以dram製程而言, 大家都知道dram的mask層數是最多的, 密度也超級高, 在大部分的case下embedded dram的process所造成的生產成品會比分開還便宜

mixed signal則是良率的問題
' M  |/ t8 n" B$ }# ]8 z$ S' ^
+ Q7 k  j. S$ ?7 y0 A0 p9 ldie size呢? 把所有東東全放在一個die上面, 一旦die size太大, 良率會讓人吐血, 成本會讓人昏倒, 良率的下降跟die size可不只是呈線性直線反比而己哦...

; C% A) h& ~! a4 n* d還有很多的問題, 在在牽引著這些考量點, 包含license不到的IP但是拿的到die, mixed signal hard IP使用不同的process...
# M% U( o0 p" I9 z# R
/ z4 K& I) w, [8 j2 E, P1 _我不會說哪個做法比較好, 因為一切都是成本的考量, 成本也隨著製程技術而不旦的在改變之中, 所以昨是今非也是合理的

DennyT

從美金20元低價GSM手機的單晶片發展來看, 初期是SIP (baseband + RF tranciever), 到末期90nm~65nm 就是SOC為主流,
連RF LNA都整進來了, 只剩RF PA, SAW整不進來.

# J: {+ D% E9 ?+ z/ r+ R; J9 r當然同一隻手機上還是有SIP: NOR flash+PSRAM, pseudo SRAM其實是DRAM, 跟flash的floating gate製程當然是大大不同,
若是有SOC倒是還沒見過, 所以我的說法一開始的前提是 "相同performance的同類產品", 連製程能共用的SOC都不存在,
自是無從比起.
* A# d( }! s$ c9 z
至於SOC的mem大多是製程研發時就一起tune的SRAM, 還沒見過Artisan embedded SRAM在low yield, 測試時只要BIST
controller不太差也通常抓得掉fault chip.

而mixed-signal就有趣多了, 這也是國內大M (Mediatek) 小M (MStar) 的強項, 聽在V公司的朋友說, 小M的LCD monitor SOC
( L" k/ E+ u3 t6 r( Q用標準邏輯製程, 良率等同一般pure digital產品, digital yield tune好了, analog也一起上來了, 這LCD monitor SOC上的ADC,
1 N+ E  d9 C3 X7 L* Q5 |PLL, 700Mbps LVDS Tx, 1.6Gbps serial Rx 都用標準邏輯製程, 不用mixed signal 常見的MIM/ PIP製程, 其mixed signal
design team 應該不簡單. 但由此也可見SOC市場也有其技術門檻, 買IP實是下下策, 成本很容易被追上.

目前看到的SIP應用還是以hand held device為主, 由於輕薄短小的訴求對可攜式產品有致命吸引力, 所以還沒見過SIP產品
, w+ n* B6 X* ^4 u! u9 Y  g7 N是以低價為賣點, 至於SOC在玩具, DVD player, LCD monitor/ TV, 低價手機, MP3 player等激烈競爭的市場成為主流.

這些市場如HDTV SOC DIE size可不小 (8" wafer大約只有250~400顆DIE), 但是不能整合的公司先被淘汰了 (第一波的創品,
SmarASIC, 凌越等), 買IP的出口排隊中 (凌陽賣給SiliconImage), 可見SOC tune良率的速度還是比2 chips solution簡單便宜.
其中Broadcom的BCM3563甚至把一堆Video/Audio/QAM的ADC/ DAC整到65nm的製程上.

jiming

提供以下資料，希望延續大家討論的熱度...

! G! R6 S, P0 i: ]" m, [FSA 正式發行會員專屬的 FSA Semiconductor Insights: Asia 。 自 2003 年 10 月開始 FSA 亞太總部在臺北營運，我們堅信這本專注于亞洲區域內半導體產業發展的刊物，將可協助我們的會員以及全球半導體產業瞭解如何前進亞洲。

第二期 2007 - 繁體中文 (Adobe PDF, 1.14 MB)
( X; N+ P( o6 K其中有篇「全球系統級封裝市場及其專利情況概述」

一直以來，系統級晶片（System-on-Chip，簡稱SoC）從最初設計到最後測試對工程師都極具挑戰。因此，業界一直在尋
求能夠減小SoC 難度的方案。對封裝產業來說，系統級封裝（System-in-Package，簡稱SiP）顯然是減少並且/或者解決
2 O0 m* `9 o! ?/ H. d0 w, M( oSoC 這個難題的一條途徑。所以，系統產品趨向於一體化及縮小外形，不僅推動著對SoC 的設計要求，還促使新的SiP 封裝
: G& I. }+ E. r+ d% q: R技術成為業內關注的焦點。

關於SiP 的定義各有不同，本文將其定義為以下三種：（1）平面多晶片互連的單一封裝體；（2）立體多晶片互連的單一封
# C. z6 K% c5 H- `" b裝體；（3）載板內藏元件的單一封裝體。儘管每種定義都不盡相同，但它們的本質實際上是一致的，SiP 側重於功能的完整
- I0 m+ o2 k% f8 a, q性，並且具有很強的面向應用的特性。

+ Y% l- |- ^7 \+ k2 JSiP 與SoC 的比較
5 G; W7 V$ ^/ G' M
/ w, d4 n: B6 k# y+ q系統產品不斷向輕、薄、矮、小和整合縮裝的方向發展。為達到這個目標，通常採用的方法有兩種：一種是利用
以IC 前端製程技術為基礎的SoC 解決方案，另一種則是以IC 後段封裝製程技術為基礎的SiP 方案。

3 i# f0 h6 i! U3 |SoC 主要應用在高需求量及長生命週期的產品，SiP 則更多地應用在具有大記憶體、較短的開發流程、低產量及市場需求多
5 [( r. E+ t* q/ Y* w  H! ]' ?變的產品上。在產品開發的早期，一些製造商還採用SiP 方案來探索市場。對於迥然不同且不可互換的應用理念，SiP 的靈活
; j) J' K. N1 @# B1 {性、低開發成本等優點，漸漸引起業界的關注。在未來，SoC 和SiP 可能會各領風騷。

$ ~8 K$ m8 S1 O$ d) c$ W- E然而，SiP 的發展也存在著許多問題。新型的矽穿透式電極法將是應用到SiP 的重要技術之一，與傳統的打線接合法相比，該
! K9 b$ s. H+ ]+ y7 A; @技術更具優勢。此外，由於SiP 的應用範圍極為廣泛，它對材料的穩定性和可靠性的要求也會是非常苛刻的。隨著被動元件
的使用數量越來越多，如何將它們更有效地內埋到基底中，成為了當前SiP 技術發展的一個重要課題。已知良裸晶（Known
9 S/ P. r" ?) @1 k/ nGood Die，簡稱KGD）的挑戰也是決定SiP 能否在應用市場中具有衝擊力的一個要素，如何降低SiP 帶來的高測試成本是
最具緊迫性的挑戰。目前，業界也在期待一個適合SiP 發展的解決辦法。
) E0 O, K4 q) X/ n
SiP 市場預測

% _: q( c1 d9 g7 e: J' ?: G# [8 R如今，SiP 專利被應用到不同的領域，例如，RF、手機元件、影像感測器、記憶體等。有些廠商希望能夠增加系統產品的功
能，而有些注重提高產品的效能，還有的希望能夠降低電信干擾。不管怎樣，對於所有廠商來說，都有一個共同的願望——藉
由使用SiP 來縮小系統產品的體積。這些不同的需求使得SiP 的種類具有多樣性。根據SiP 應用特性和以往有關SiP 的研究
報告，對所選擇的系統產品進行了解剖分析，產品包括手機、數位相機（DSC）、PDA 及筆記型電腦（NB），相關資料列在
4 t$ p8 ^3 I( X& \- q5 D- D表2 中。手機市場仍是當今最大的SiP 的應用領域，約占SiP 市場的80%，2005 年手機總產量達到30 億。用於數位相機
的外插記憶卡是SiP 應用最大的週邊設備市場，並且一些廠商已經開始將影像感測器和鏡頭封裝在模組當中，2005 年SiP 用
1 S5 J& r# ], ~: s6 m於DSC 的總量為8 千萬片。同時，記憶體堆疊和相機模組還用在PDA 中，2005 年SiP 用於PDA 的總量為9 百萬片。在
2005 年�，SiP 的總出貨量為3 千1 百萬，而其市場總出貨量為38 億片。預計到2008 年，出貨量將增長到70 億片，其
! o/ O. u: d9 h! M市場收入將達到110 億美元。

對於低成本、小尺寸、高頻高速且應用週期短的電子產品來說，尤其是可擕式產品，SiP 是更好的選擇。在將來，諸如汽車電
. T% n" b: S1 I$ y3 c2 _: D子和醫療電子這樣的新興應用市場的擴展，或更新的應用市場領域的出現，都決定了SiP 市場保持高增長的能力。

stanlly9

如果從教育界的角度來看呢?
現在教育界多從事SoC的研究吧
  f* S7 O  h) g' {, ?& P+ M雖然也許已經行之有年
1 H3 C2 N  H7 p# Q但是SiP真的能取代SoC嘛?
( w, k/ o7 t6 B4 y但是不可否認的事情是...
# S: h& C0 q+ S# n+ e# [  }SoC設計的產品 Time to Market似乎有待加強
而SiP則是提供了非常有經濟效益的解決方案

jiming

李純君╱台北報導/綜合整理
http://biz.chinatimes.com/

" d, o% q7 e! ^8 \% a( A+ Y3 G) O近年來手機等攜帶性電子產品日益講求輕薄短小的趨勢，帶動系統級封裝(System in Package)市場的快速崛起，日月光研發總經理唐和明預期，在手機產業的驅動下，SiP技術的後續發展潛力無窮大，另外就下半年封測產業景氣來說，因通訊與PC市場轉強力道顯著，因此市況很熱絡。
5 x3 L6 L. N+ {4 L9 |, t' ]' N
3 P& E  M% i: h4 ?唐和明指出，系統級封裝除能讓終端電子產品合乎輕薄化的趨勢之外，因其省去基板、導線架、終端測試等製程與材料，對客戶來說，成本將顯著降低，以致於三年來，市場規模快速發展，舉凡藍芽、無線，與Wifi等手機相關模組都已大量採用，預計到了二○一一年，在 SiP的封裝市場中，手機相關零組件就會佔八成，另外同樣在低成本的優勢驅使下，預估接下來PC與消費性電子產品的相關零組件也會開始大量採用。
5 N1 {/ N& N  w+ `! M( _4 Y
以日月光來說，自二千年起鎖定兩領域深耕，其一為覆晶封測、晶圓級封裝與凸塊技術，其二為SiP封測技術，覆晶封測產能現今僅次於英特爾為世界第二，至於晶圓級封裝與凸塊技術已是世界第一，而就第二項的SiP技術來說，目前在手機相關的電源供應器模組、RF模組、GPS模組等技術層次與產能均具備世界第一的水準。
5 c" a$ Z# g( ?/ P" _" U
至於下世代封測產業中將崛起的新技術，唐和明透露是穿透性微孔封裝(through silicon VIA)將是下一代革命性的新技術，日月光早在一年半前便開始跟客戶共同合作研發，預計明年初便能開始試產，並在○九年開始普及，預期未來將能跟覆晶封測技術有相輔相成的效果，而成本降低與及時提供市場需求會是此類技術普及化的關鍵。

jiming

工商時報/科技焦點/A10版]2007/7/9 涂志豪╱台北報導/綜合整理
% }1 @. B5 i- nhttp://www.chinatimes.com/
* D  |% m, i; N0 k% i- b1 X- @
電子產品生命週期愈來愈短，晶片生命週期普遍來看由一年縮短至六個月至九個月，相較於系統單晶片(SoC)設計時間長達四個月，只花費二個月就可完成整合型晶片系統級封裝(System in Package ，SiP)技術近期已成為顯學。外資券商花旗環球證券在最新研究報告中預測，系統級封裝取代系統單晶片趨勢愈趨明確，封測廠及基板廠將受惠，晶圓代工廠、印刷電路板廠等可能面臨訂單流失壓力。

' J9 ^# F  S9 b; Z' w- P4 a" S整合型晶片已成為現在半導體市場主流，如超微併購繪圖晶片大廠 ATI後，就計劃推出整合型處理器Fusion；包括高通、博通、邁威爾、聯發科在內的手機晶片廠，也基於晶片小尺寸化的趨勢，開始將8 02.11無線區域網路、藍牙、FM廣播等功能，整合在單一基頻晶片當中。
2 Z1 }% P8 q/ n
不過系統單晶片設計時間長達四個月，若再加計晶圓製造及封裝測試的前置時間，新產品推出後可能很快就會被市場淘汰，無法搶下即時上市(time to market)的優勢，所以系統級封裝技術也因此興起，成為最佳解決方案，最佳例子就是英特爾為搶先推出四核心CPU，採用系統封裝將二顆雙核心CPU整合封裝為單顆四核心晶片。

日月光研發總經理唐和明表示，系統級封裝的優勢，在於可依據客戶對單一晶片需具備多重功能的需求，在最短時間內將多顆晶片封裝成一顆晶片，相較於系統單晶片需重頭開始設計，的確可以為客戶省下不少時間，提早在市場中推出新款晶片。唐和明也表示，系統級封裝就像個歐式自助餐(buffet)，要吃什麼東西就夾什麼東西，所以客戶要讓單一晶片具備什麼功能，只要把需要的晶片利用封裝技術整合在一起即可...

DennyT

應該說, 青菜蘿蔔各有所好.

5 j1 Z" j' o) z/ x$ Z# ~就拿pure digital chip來示範好了, FPGA是time to market最快的, Gate array次之 (只需改metal), ASIC最慢; 但是unit DIE cost就顛倒過來了ASIC單價最低, FPGA最貴.
) ]1 [$ r$ V8 P0 ]+ H. X5 W! |
( V) d5 g8 H, Y, b8 \5 F  }: x看過ㄧ家公司這樣玩: 新規格發表後, 馬上先用智原的gate array搶design win, 一路用gate array快速改版的優勢將bug清乾淨, 甚至初期也用gate array出貨, 讓客戶搶市, 但是full customize的ASIC也同時進入APR等設計後段流程, 在市場cost down發生前, 用ASIC將成本壓低, 享受初期市場的高額利差, 在其他競爭者進入後馬上腰折, 加高售價的跨入障礙 (開發成本早已回收, 腰折還是賺錢)...
: w$ n$ ~6 o2 ]4 c
" i  S  N* B; o# `& u同理SIP搶市time to market特性明顯, DIE cost卻也不低, 與SOC成特性互補的兩端, 同時使用兩種生產策略, 時間軸上完整的佈局才是王道.

tk02376

德國研究專案「 CoSiP」為系統級封裝應用之晶片、封裝與印刷電路版同步開發奠定穩固基礎
3 m9 E/ O$ v. f% m: N

【2009 年 12 月 11 日德國紐必堡訊】微電子系統的複雜性與日俱增，尤其涉及系統級封裝 (SiP) 應用時，有必要於初期階段確保晶片、封裝和電路板的開發協調一致。為在此類端對端 (end-to-end) SiP 設計環境進行研究，英飛凌科技股份有限公司 (FSE: IFX / OTCQX: IFNNY) 率先與德國 Amic 應用微測量技術有限公司、Fraunhofer可靠性與微整合研究所(IZM)、羅伯特博世公司車用電子部門以及西門子企業技術處與醫療保健部門等合作，展開 CoSiP研究計畫。CoSiP 是「利用協同設計晶片封裝系統的最適化、微型化與高效節能系統之開發」(development of compact, highly miniaturized and energy-efficient systems using the co-design chip-package system) 之縮寫，
( p6 c% E0 E" ?2 |. q此專案由德國聯邦教育研究部 (BMBF) 共同出資，預計在 2012 年底完成。

CoSiP 專案的五個合作夥伴將開發新的設計方法，藉此促成 SiP 元件 (即兩個以上晶片組合成單晶片封裝) 與安裝晶片的電路板一同開發，以調整晶片適用於電路板。這項專案旨在為 SiP 開發所需之設計工具奠定基礎。該研究專案之結果將有助於確保現存與未來 SiP 應用技術的最佳效用。SiP 設計的開發時間將至少將可降低三分之一。研究成果將獲西門子醫療保健與企業技術與博世公司分別應用於醫療科技及汽車產業領域。

tk02376

SiP 的三個設計領域包括晶片、晶片封裝與電路板，在過去都依序獨立開發，三者之間通常並無銜接；三個系統元件的最佳化也是各自獨立進行。然而放眼未來，系統開發需要晶片、晶片封裝與系統的相互端對端協同設計，而這正是 CoSiP專案的研究目的。

CoSiP 研究專案的資金近半數由四家民營企業專案成員共同出資。做為 2020 年資訊通信科技 (ICT 2020) 計畫的一部分，德國聯邦教育研究部 (BMBF)遵循當局的高科技發展策略，提供剩餘 50% 的專案資金。ICT 2020 計畫的一大目標在於促進微晶片開發作為科際促成技術 (interdisciplinary enabling technology)，並鞏固及加強德國在資通科技領域的技術領先地位。

該專案工作正與歐盟 MEDEA+ 密切合作，其開發計畫為「晶片 / 封裝系統協同設計──最適化系統級封裝解決方案之促進計劃」。

ranica

（台北訊）SiP微型化解決方案領導品牌─鉅景科技ChipSiP（3637）運用SiP核心微型力優勢，透過Logic、RF元件以及Turnkey整合設計，釋放SiP無限能量，打造出連結雲端生活所須的輕薄可攜性及隨時連網的智慧裝置。在SiP促成了智慧的生活連結後，消費者將以更輕鬆簡易的方式，利用隨手裝置就能串連起互動及分享生活點滴，手機、相機、DV、平板電腦、電視的內容分享隨心所欲，分享不受限！
. Z: D( k- {2 c! A3 u
鉅景科技董事長賴淑楓指出，鉅景科技以SiP作為啟動科技整合的核心，創造並滿足個人隨心隨行的明日智慧生活，在2011 Computex中以微型化設計滿足各項裝置的可攜性，點燃聯網生活的嶄新應用，透過創新整合無線通訊技術，加速無線影音串流技術在消費性電子、個人電腦及行動聯網裝置的市場滲透率。有鑑於消費者對平板電腦及智慧手機等行動多媒體裝置的高度期待，今年10月將核心價值力再提升，全新推出最高整合七合一晶片、最薄的9.85mm的平板解決方案以及最輕90g的WiDi（無線影音傳輸）。除了再次突破多媒體元件、裝置尺寸及重量的極限，更重要的是將SiP技術落實於日常生活中，將無線應用覆蓋到生活的每一面向，讓終端消費者透過簡單易用的智慧裝置迎接全新的無限生活，分享每分每秒精彩體驗。
" [. A$ l  J* q% v8 ^/ y
( t0 E' b) s: M# w微型化核心技術再提升 飆網比輕薄 PCB板更迷你 相較市面平板電腦減少尺寸達80%*
7 h0 R" @# P- X0 U7 _ 鉅景科技以發展系統整合與微型化設計為核心，將SiP異質整合的優勢發揮極致，高度整合了應用處理器、2顆DDR3、2顆NAND、WiFi及藍芽共7顆晶片，發展出微型尺寸18 x 18mm，預計七合一晶片將開啟平板電腦及智慧手機產品輕薄化的新扉頁，可攜式裝置將朝向全面性的智慧化連網發展。

為了增加無線功能在家中環境的娛樂互動性及分享性，鉅景推出進化版的WiDi設計，比泡麵還輕僅90g**的WiDi Dongle，結合WiFi MIMO無線技術應用，讓影片、照片、網頁等可直接從電腦、平板、手機端傳送至電視螢幕中，無線分享零距離，貼心的儲存槽設計，使用者可立即將喜愛的多媒體內容備份收藏，影音體驗不因外接裝置而中斷，而極具時尚感的輕巧蛋型機身更巧妙融合於現代室內空間中。

ranica

: v6 K" ]( p' R" B
**與面上WiDi產品相較，鉅景科技開發的WiDi重量能減少52%，體積減少40%

由蘋果iPad掀起平板電腦風潮，除了創造行動多媒體的影音分享新樂趣，也帶動各家大廠走向超薄外型的設計趨勢。鉅景科技開發全新平板解決方案，以厚度僅9.85mm、體積只有47mm²的PCB板*可為平板電腦打造更輕盈的機身及更優異的效能、續航力表現，藉由記憶體堆疊、RF元件微型化的設計並結合Android作業平台，隨時飆網、即時分享，數位影音娛樂生活輕薄隨行。鉅景也即將於第四季推出高階的平板解決方案，除了CPU速度達1GHz外，將挑戰全球最薄8.6mm的外型。
3 V; `6 x* @3 K$ d *與市面上同級7吋平板電腦相較，鉅景科技所開發的平板解決方案，PCB尺寸最高減少達80%，整體重量減少20%，厚度減少18%
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2 x- A7 u4 M# p/ R7 k無線生活 無限自由分享
現代人雖然擁有許多行動隨身產品，但進行兩端裝置串連時，仍常被一堆接線及設定所困擾。鉅景科技洞察SiP生活化的應用價值，結合RF與Logic SiP技術，以高整合度元件打造最小的PCB尺寸，同時優化行動裝置的輕薄外型，以滿足無縫連網生活的便利性。
$ a, F' Y! _9 V! l; Z) l5 W# k
透過SiP的整合能量及應用發展，能真正達到隨處智慧、隨處分享及隨時歡樂互動的智慧生活，當智慧化裝置與聯網的環境智慧連結形成後，消費者不論是在家中、戶外或工作環境，都能藉用手機或平板等行動裝置享受隨身娛樂、安全監控及醫療保健等生活化的操作，手機及平板電腦在智慧化加值下，還能變身為玩具汽車的搖控器，或者連結遠端IP Cam同歩進行安全監看，而這些生活智慧的創新呈現，在持續趨動SiP的核心微型力下，讓所有的美好片段都能隨時隨地盡情分享！

ranica

招聘公司：A famous foreign Company in Shanghai
招聘岗位：微小化资深制程开发工程师(NPI 制程工程师)
# Y8 Z4 D( W! i5 [! f# q" K工作地点：Shanghai
# s# e1 Y# ?5 D, B6 x
岗位描述：
l 工作需求: 本单位负责微小化制程技术开发，此为本公司最先进技术亦挤身至世界一流领导厂商地位。我们强力征求在SiP专业领域具有研究开发能力、工作热情、积极主动态度以及富有团队精神的人才。 l 工作前景 : 轻薄短小的Form Factor为现今手持装置产品的主流，为了提高携带式产品的功能性且降低成本创造有利的条件，故微小型化技术为现今主流技术，因此促使系统封装(SiP)迅速发展。在SiP的系统整合设计趋势中，多样化无线通信技术的整合与支持正是一个重要的发展领域。 l 工作内容: 1. 制程不良分析及改善 2. 产品良率的提高 3. 新材料&设备的评估 4. 熟悉SMT、Mold、Laser、SAW、Spray Coating等相关封装制程技术 5. SOP制定及维护

ranica

招聘公司：A famous foreign Company in Shanghai
+ o  g8 z& L* o( j招聘岗位：微小化资深制程开发工程师(NPI 制程工程师)
, ]. e) l$ p1 x/ Q$ r3 T, a工作地点：Shanghai

岗位描述：
& X1 O, F3 |/ i( bl 工作需求: 本单位负责微小化制程技术开发，此为本公司最先进技术亦挤身至世界一流领导厂商地位。我们强力征求在SiP专业领域具有研究开发能力、工作热情、积极主动态度以及富有团队精神的人才。

2 V/ k9 n0 v: G5 Xl 工作前景 : 轻薄短小的Form Factor为现今手持装置产品的主流，为了提高携带式产品的功能性且降低成本创造有利的条件，故微小型化技术为现今主流技术，因此促使系统封装(SiP)迅速发展。在SiP的系统整合设计趋势中，多样化无线通信技术的整合与支持正是一个重要的发展领域。

l 工作内容: 1. 制程不良分析及改善 2. 产品良率的提高 3. 新材料&设备的评估 4. 熟悉SMT、Mold、Laser、SAW、Spray Coating等相关封装制程技术 5. SOP制定及维护

jcase

賽靈思Zynq-7000 All Programmable SoC實現1 GHz處理效能
業界唯一All Programmable SoC系列元件，締造全新效能標竿，並實現更小封裝規格

全球可編程平台領導廠商美商賽靈思(Xilinx, Inc.；NASDAQ：XLNX)今天宣佈將Zynq™-7000 All Programmable SoC系列的峰值處理效能推升至1 GHz，並以更小的封裝規格實現更高的系統效能和可編程系統整合。這些加強功能更針對醫療、航太與國防等應用市場，以及有線與無線設備領域的密集型運算系統，進一步擴展許多高階影像與繪圖處理應用的系統價值。Zynq-7000 All Programmable SoC是業界首款緊密整合硬體、軟體與I/O的 All Programmable元件。
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羅德史瓦茲公司(Rohde & Schwarz)硬體專案主管Matthias Goetz表示：「在量測裝置中採用Zynq，軟體與硬體都比以往更能緊密整合，因此讓我們不僅可打造一極輕巧的實體解決方案，同時也可建置一個極緊湊的系統。FPGA與業界標準處理子系統之間優異的頻寬效能令人激賞，因為它不僅讓我們加快處理技術和系統的開發速度，更能隨時隨地在需要時輕鬆地將許多功能從處理器轉移到可編程邏輯元件上。」
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這項全新1 GHz的效能標竿，比最初兩款最大型Zynq-7000元件訂定的規格提升了25%，更意謂著Zynq-7000系列能滿足比我們先前估計更多應用的效能需求，尤其是對於密集型運算能力的影像或訊號處理作業系统，客戶原本往往必須採用多顆晶片來達成處理功能上的需求，但現在僅需要運用單一晶片就能提供各種高階處理功能。因此，他們現在不僅能降低物料清單(BOM)成本，更可同時為應用效能進行最佳化和降低功耗。這些優勢皆歸功於ARM®處理子系統與可編程邏輯元件之間的緊密整合。

賽靈思公司處理解決方案副總裁Vidya Rajagopalan表示：「運作頻率高達1 GHz的處理器子系統，搭配可編程邏輯元件帶來的加速功能，讓Zynq-7000 All Programmable SoC的效能足以媲美、甚至超越其他廠商採用更高時脈處理器的雙核心解決方案，而且在許多使用情況下其功耗更低。Zynq-7000系列的運作頻率能提升至1 GHz，其中一項關鍵因素是賽靈思採用了台積電的28奈米高效能低功耗(HPL)製程。目前我們整個28奈米世代的元件都採用這個製程技術，讓客戶皆享有低功耗和高效能的價值。」