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[問題求助] PLL LOOP FILTER設計問題

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jeffyoung

電梯直達

1^#

發表於 2009-10-28 23:34:05 | 只看該作者回帖獎勵

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小弟  最近在設計PLL二階濾波器的2個電容值發現許多DATA SHEET都是兩個差10倍

這會使得額外加的那個極點較靠近零點.頻寬  小弟覺得這樣PLL不是比較不穩嗎

不知道有沒有前輩知道  為什麼要取10倍  是否有什麼好處

請大家指導!!  謝謝!!!!

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finster

2^#

發表於 2009-10-29 19:49:09 | 只看該作者

附圖是Razavi所寫的"Design of analog cmos integrated circuits"一書中所擷取下來
兩顆電容的比例值約在10~15倍之間
至於原因,附圖上都有寫

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jeffyoung

3^#

樓主| 發表於 2009-11-1 23:40:53 | 只看該作者

謝謝版主!!

我想問說那10~15倍所設計的pll有差別嗎 (有什麼優缺點?)

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eli0717

4^#

發表於 2009-11-2 10:31:51 | 只看該作者

我應該要怎麼去設計Cp的值，因為如果是10-15倍的化，自己try好像都跑不出來

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donlion

5^#

發表於 2009-11-19 16:15:38 | 只看該作者

这个值表现了zero和pole的位置，比值越大，pole与zero的频率比越大，稳定度越好。不过要小心，pole太靠近ref frequency。

謝謝版主!!+ t/ {) r- k1 H0 l1 [
w8 z0 b# `( J- [( {) ?
我想問說那10~15倍所設計的pll有差別嗎 (有什麼優缺點?)' _+ W, p+ O, [
jeffyoung 發表於 2009-11-1 11:40 PM

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deltachen

6^#

發表於 2009-11-24 14:57:13 | 只看該作者

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~

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w791212w

7^#

發表於 2014-10-27 22:38:33 | 只看該作者

最近找工作看到業界很缺PLL來稍微了解一下架構,感謝分享!!

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930709

8^#

發表於 2014-10-28 13:36:36 | 只看該作者

謝謝版主!!謝謝版主!!謝謝版主!!謝謝版主!!

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