關於Verilog語法一問?

greatsky

各位先進好~
, r) |6 V7 j$ O, P0 g我是剛從學校進入這領域的新生，說不上是初學者
因為若要設計一些簡單的project，這點我還堪用
另外，小弟也用過兩大FPGA廠商的EDA相關的Tool : Xilinx ISE 、Quartus II 、ModelSim ...等
" Q: B4 y) N- X9 p
4 S- Q1 }8 c7 V# K5 F) d! X  X" n$ D不過最近剛近公司，開始學著看程式卻發覺有一些寫法我不太懂。
是關於 `ifdef ... `else .. `endif
3 E1 w' E/ Y+ P
下面舉某段code  請哪位有經驗的大大能幫我解釋一下
' Y/ \/ }6 D7 t  y# f/ }) G
7 T& x. j- l) u8 K$ ]& u`ifdef ASYNC_RESET
- t8 E5 w) ]) m6 D3 b        always @(posedge clk or negedge rst)
5 _0 A% x6 V  C5 q0 F# ]; }+ n+ a`else
        always @(posedge clk)
`endif
9 z1 Q; \: ?& a' J* U# b# G9 q        if(!rst)        state <= POR;
  M$ [4 y# k' U0 l        else
                    if(vbus)   state <= POR;
        else          state <= next_state;
! s7 R+ {2 _  L+ h0 d2 i  I. d
! ^' f7 w% h, C$ k7 L請各為大大賜教了!

. Y2 S- _& r( ]我是在猜想說，若條件符合者 是以always@(posedge clk or negedge rst) 再接到 if ..else
不過這條件判斷是以ASYNC_RESET為依據嗎?
% u! S- h+ m& {8 S9 a. |$ J$ K但我在程式中找不到這個ASYNC_RESET的相關程式斷落..

masonchung

這個`ifdef  `else  `endif 是用在整合不同外在條件的寫法
" v% d8 k+ R* F2 w4 f8 _; S" I
+ D6 R7 @- K' i# D: F相對的 ASYNC_RESET 會用`define 來定義, 可能在別的verilog檔案內

sakho

`ifdef  `else  `endif的用法其實就如masonchung大講的一樣

; k% c: G) G5 nASYNC_RESET
, H" T/ g& q1 c) a8 \可以用grep 來搜尋整個目錄
Ex: grep ASYNC_RESET *.v  或grep ASYNC_RESET *.*
小弟都是這樣做的啦

hgby2209

以 ncverilog 為例
  f0 Q0 N5 n) D# H9 |& J/ Z. ]3 `  [
2 e$ g$ W" }* H$ n  [6 |& yncverilog -f list_file +define+ASYNC_RESET
3 m4 C( B+ V- v. k7 b5 S9 e
那會定義在跟 Test Bench 相關的檔案裡, 可以如同 sakho 所述般去做 search ...

walltsou

我是從軟體轉來的。所以對`ifdef  `else  `endif的解釋稍有不同。它們比較像C語言的#define，也就是巨集。當程式在轉成RTL時，會經過前處理去掉不必要的註解，在此階段會先作文章處理。而`ifdef  `else  `endif則在此階段作用做文章取代的動作。以此例來說若之前的文章有定義ASYNC_RESET則轉譯時只會出現always @(posedge clk or negedge rst)，另一行則被放棄。經過文章處理後的程式碼再進入RTL轉譯。若是沒有定義則以另一行取代，再進行轉譯，此時不使用negedge rst信號。也就是符合條件的是程式碼，不符合條件的當成是註解刪除。
" E/ h0 d; b4 N( n2 |所以`ifdef  `else  `endif會改變轉譯時的文章樣子，對於開發除錯版本特別有用。
4 a1 p  h8 [. V, e
[ 本帖最後由 walltsou 於 2007-1-19 10:12 AM 編輯 ]

greatsky

首先感謝masonchung 版大及 sakho大 及另外兩位先進的回覆
我在看過回文後有找到定義檔  difines.v的檔案
找的結果是 被mask掉的一行定義??
) e) d; u) F( m3 o" m
/ A. ~* @3 Z' i' A這結果讓我有點失望，因為在其他相關檔案中也不曾有這行的定義
$ }$ Q3 X$ r: z  i- J但是這個`ifdef `else `end卻又一直的出現
以下是我在define找到的描述及定義程式片斷
  M3 p& Y$ Z& o6 ]`ifdef TEST_IMPL
        // Do not modify this section
) W$ o, {& \2 R* y) b* p' t0 c        // this is to run the test bench
7 V$ A7 N* b& h, \        `define UFC_HADR        17
        `define RF_SEL        (!wb_addr_i[17])
3 L) m4 Z5 Z! A2 C1 ]4 b# l        `define MEM_SEL (wb_addr_i[17])
        `define SSRAM_HADR 14
        //`define ASYNC_RESET
`else
% I8 W7 J: O/ g/ M" ~0 \' G0 |& D        // Modify this section to suit your implementation
        `define UFC_HADR        12
        // Address Decoding for Register File select
        `define RF_SEL        (!wb_addr_i[12])
        // Address Decoding for Buffer Memory select
        `define MEM_SEL        (wb_addr_i[12])
9 M5 c. N  m1 O  Q' R; x2 |7 `        `define SSRAM_HADR        9
        // The next statement determines if reset is async or sync.
- y+ e/ f, h+ Y        // If the define is uncommented the reset will be ASYNC.
        //`define ASYNC_RESET
`endif
" A' |7 [: z" N6 O9 x$ f' |在看過TEST_IMPL的定義也只是對特定的變數做定義，也沒有跟ASYNC_RESET
有相關的定義..看到最後真被搞糊塗了..
. O0 R* P$ d4 `1 ]. D( P
% _- g" z: }1 K4 |# x7 @另外我是在windows XP的UltraEdit 觀看程式的，好像沒辦法用grep尋找 ORz

greatsky

在回文後再看過walltsou大的回文思考時，突然想到
照walltsou大所說的
. V% x" h5 x. u4 V8 u# }若 有 定義AYNC_RESET則執行 always@(posedge clk or negedge rst)
若 否 則執行 always@(posedge clk)
* h6 f) v- q. e" V
: c& V0 T0 s$ A* X/ W所以再看到我前一封回文的 被mask程式 那也就是說這程式也只會執行 否的部份囉??
那這樣我又有個問題(不好意思問題好多 ^^")
8 G" T" V+ X* f: h# j. ^* B, A4 b  S若照這樣看來不就僅僅在posedge clk時有動作，那若有rst訊號來也不就都不會有動作?

garywlee

你要先分清楚在這個Verilog code中，哪些東西是會被合成電路的，哪些不會被合成電路。`ifdef 與verilog 的if是不一樣層級的東西。討論Verilog的時候最好不要用『執行』這樣的字眼。所以，把你的例子用比較正確的字眼來說，應該是這樣

若有定義ASYNC_RESET則合成器會使用always@(posedge clk or negedge rst)這一行來進行電路合成。反之，則使用always@(posedge clk)這一行來合成。我們可以看一下，如果有定義ASYNC_RESET的話，會被合成的verilog如下：
/ p- n; p$ E: n7 U6 I' _* j: ~always @(posedge clk or negedge rst)
8 I. k2 _) y; C% Y  J* R7 \2 Mif(!rst)        
: k) k3 _5 D& j% Y1 F    state <= POR;
else            
    if(vbus)   
        state <= POR;
; r) A. b) I9 d- J! d  J    else         
        state <= next_state;
5 H! ^4 B$ W4 r$ D4 `( A
這很明顯的就是一個非同步reset的電路。反之，如果沒有定義ASYNC_RESET，會被合成到的verilog code如下：
% G! T! L1 B0 Z( ^' B
+ F4 y! E! J3 f& w8 J1 J' o' Salways @(posedge clk)
  {  u2 j' G; V0 O. i& Rif(!rst)        
    state <= POR;
1 }6 M* m3 x2 b+ Z; S8 xelse            
8 h2 @' }4 C0 o* q/ M    if(vbus)   
        state <= POR;
. _: K5 u- ]; {) A    else         
        state <= next_state;

' }7 Y2 U6 |6 @這就是一個明顯的同步RESET電路。
: x1 s6 Z6 |. i8 S$ L# {
透過不同的條件定義，就可以在不更動verilog code的前提下，合成出不同行為的電路。這是Verilog的一個很好用的功能。這個功能如果換到軟體程式語言，就是C語言裡面的前置處理器(preprocessor)的功用。

你會找不到ASYNC_RESET定義在哪裡是正常的。因為這類的東西通常就是由工具的命令列直接給定的。如果你的project目錄內有Makefile，通常也可以在那裡面找到是否有定義ASYNC_RESET。

最後你衍生出來的問題，其實才是重點，何時要用非同步reset，何時要用同步reset。下面這篇文章應該可以給你一個滿意的答案。
6 {( i: h: n* j. }: D& Hhttp://www.sunburst-design.com/p ... UG2002SJ_Resets.pdf

tommywgt

給garywlee 按個好, 不過題目不是我發的找greatsky找感謝囉....
8樓的算標準答案了, 不管是preprocessor還是synchronize / asynchronize reset都解釋的很清楚囉...
/ k* {8 I: q1 c6 q; q- S$ F6 vgreatsky 加油啦! code多寫, simulation多run,就會愈來愈清楚了...

tommywgt

對了...大家都知道modelsim很好用, 再提供你另一個你也許已經知道的東東, 那就是現在的fpga都內建LA了, altera的LA跟Xilinx的chipscope都好用, 你把compile完的結果download 下去FPGA可以用JTAG直接看結果哦, 用過的人都會不想再用真正的LA了...

greatsky

感謝 garywlee大  詳盡的解說，看過解說後我能夠有所瞭解`ifdef `else `end語法使用上的時機及電路在合成方式
/ `5 G* E1 g6 P我會好好的研究同步與非同步的使用，謝謝
: w9 Z! a. Q) V4 [
另外我會好好的寫code的，若自己沒看過其他人寫過的code還不太有所長進，自己寫的東西跟以前做專題那種Code Style沒兩樣 Orz
也謝謝tommywgt的回覆，我再自行問您 FPGA內建LA的使用方式

tommywgt

OK...沒問題, 那個altera的很簡單, xilinx的我最近也會找時間弄看看...

albert.hllin

回復 6# greatsky
, P! }, O  y/ g- d# d9 c

    ASYNC_RESET 是　synopsys synthesizer 的識別字, 可以決定用　那種　ｄ-FF 去合成線路!!!

alfred99

回復 3# sakho
5 D. b) d; K0 [2 s# I: |  d4 D4 u
% }1 a. z0 S  R& w; hThanks a lot!~!

alfred99

~~~~~~~~~~~~~~~~~~
/ u2 X% ^  M/ ]9 z( s* DThanks a lot