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[問題求助] Stratix II DSP development Kit的問題

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1#
發表於 2009-10-16 16:39:53 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
大家好:; M* W8 R! w% V2 ^
我是剛進入這個領域的新手,已經看過一本書來自學VHDL 語法了
) ]4 \. @9 z0 B, d+ g8 a可是現在有一個問題想請教各位& Y  I/ f9 q8 Q0 a1 G# d
我的目的很簡單就是輸入一個sin wave經過ADC到FPGA在經過DAC且輸出sinwave
# s! A; h3 `% `2 \- N但是我不知如何控制ADC and DAC....請問有範例可以參考& J+ L2 K% b  A  R7 b) O8 `$ e
或是有人可以跟我說怎麼做嗎???
! D* i/ Z& d$ E, }/ B而在VHDLcode中要加入什麼??
. V: _" ?2 ]& U$ {- K" L6 }謝謝
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2#
發表於 2009-11-2 13:36:59 | 只看該作者
entity ..., _- f0 r- ^# g* ~# N
  AdcIn : std_logic_vector(xx downto 0);
( `% F6 ]4 R9 ^2 x  DacOut : std_logic_vector(xx downto 0));/ b1 f0 g4 y' F' W9 i0 W
end ....
* ^$ ?: x2 m( g, ]/ Rarchitecture ...
( K! @' s7 U) _0 Ebegin' H' [0 Y$ d5 ]3 f

6 e. ^* ~2 e7 |9 b* u0 {; E" M* ~DacOut <= AdcIn;" a  c8 [  J  p

; C- ?4 ]6 c+ V9 i6 Oend...
5 q6 S  C8 x  u6 l+ `3 G/ ^" \* F$ H, ^4 a

" Q3 c, p# g+ Y其實只有一行, 雖然我不知道我為什麼要key這麼多字...
3#
 樓主| 發表於 2009-11-3 15:43:44 | 只看該作者
tommywgt你好!!!0 g3 B' u9 D/ w
感謝你的回覆,我是完全的新手所以有些問題可能有點蠢
# I0 b- \! p" Z6 ^, @4 |0 \在VHDL中不用加入trigger訊號去通知ADC將資料丟進來嗎??$ ^& Q2 c& d9 x( R4 L$ ^
如果要,要如何在VHDL中寫??* Y6 v! J6 c% g$ s
我有找到一個範例,但為何他還要用matlab以及signaltab???/ R7 O9 W* {' }- u9 o
有些地方真的不太懂????' T) I! Z; L3 K. P9 b* g
% p$ y4 _! {" `6 d0 T* d
; |; R% x' B9 }! p0 h
謝謝!!!
4#
發表於 2009-11-3 19:45:09 | 只看該作者
那個trigger不就是sample clock嗎?
' k6 J- l& _% I給個clock就好啦, 不一定要從FPGA給的
5#
 樓主| 發表於 2009-11-11 14:53:44 | 只看該作者
Dear tommywgt:: x, h* K! Q/ ^& }, V: ^# H1 F
請問一下我的clk要怎麼給??
) n# ^. L" a2 q3 o3 e' i在USER manual 中有提到ADC與DAC各有一個CLK名稱,adc_PLLCLK1 and dac_PLL1
( w5 W1 q  z- |; h& [3 n8 ~是要給兩個嗎???. X, O  q2 O5 J
謝謝
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