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驗證語言使用調查 SystemVerilog人氣上升
上網時間 : 2007年06月06日 / P; Z6 j8 v4 |
http://www.eettaiwan.com/ART_8800467322_480102_NT_9182c2a6.HTM?1000013147&8800467322&click_from=1000013147,8785474229,2007-06-06,EETOL,EENEWS 9 x3 v, V" l' t2 P" a
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John Cooley針對818位工程師的驗證工具使用狀況調查的第二部份已經發表。該調查發現,SystemC的使用率大幅落後於設計師兩年前的預期,而SystemVerilog的使用率在上升,但大部份用於驗證而非設計。 0 q8 ~" X8 X2 |% R
/ W) H6 B4 U% g5 ^根據四月所發表的第一部份調查推斷,工程師逐漸規避特殊化的驗證語言,繼續青睞Verilog,而且在模擬方面逐漸捨Cadence、轉向Synopsys。這項從三月開始以Synopsys使用者社群為基礎受訪者,總計發出2萬5,000封電子郵件的調查,總共有818位受訪者回覆;調查的第二部份著重於SystemC和SystemVerilog。
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: h7 v2 `! f$ {5 A h; E在2005年的驗證調查中,42%的回覆者表示將在未來6個月內在計畫中使用SystemC。可是在2007年的調查中,只有23%的回覆者表示他們的計畫在使用SystemC。Cooley對此表示困惑:「不過我知道Synopsys一定會說,這證明了他們在多年前棄SystemC而擁抱SystemVerilog是正確的作法。」 5 `7 v& l" A& i3 T
1 }5 Z) J2 |" c/ F9 Z( S0 g2007年與2005年的調查只有一點維持一致,即SystemC的用途。在最新的調查中,73.7%在高階建模(high-level modelinng)中採用SystemC,64.2%用於驗證,僅有5.8%用於設計。最常用的SystemC工具是免費的Open SystemC Initiative模擬器,其次是Cadence NC-SystemC... |
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