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課程代碼: 98SD007 , g. K" _0 P% I) [3 w; {
指導單位: 經濟部工業局
7 y1 s8 b/ j# S# W9 f2 M執行單位: 財團法人資訊工業策進會 / p7 ?( L& p+ Y0 E- T# Y
開課單位: 交通大學 ; V- G1 j+ L+ x) h: U. w- j: R' Z
課程大綱: 1. Introduction to Instruction-Level Parallelism and Its Exploration 2. Limits on Instruction-level Parallelism 3. Multiprocessors and Thread-level Parallelism 4. Memory Hierarchy Design 5. Interconnection Networks 6 U0 z/ E7 E) }/ J% B! G
課程內容: 在嵌入式處理器核心設計中,設計者多利用軟、硬體技術,期望以追求更高的ILP(Instruction-level Parallelism)來提升處理器的運算效能。但受限於一般應用程式僅能提供有限的ILP,追求ILP期望處理器能提供更高的效能之設計技術,將越來越困難,往往更是事倍功半。近年來,國外大廠或研究單位,已經進行以追求DLP(Data-level Parallelism)或TLP(Thread-level Parallelism)為主之多核心(Multi-core)、多執行緒(Multithreaded)處理器架構設計。多核心處理器設計,實已成為目前最佳的解決方式。本課程目標將以多核心處理器架構設計為主,先從單處理器架構中,如何以軟硬、體方式利用ILP方式增進處理器效能出發,進而探討ILP-limited,以及如何利用TLP/DLP、Multiprocessors方式,增進系統效能,最後將討論相關多核心架構中Memory Hierarchy 設計,與Interconnection Networks設計。 4 U2 c, }. w& \ T& b' K& b
上課日期: 2009-07-06 ! G& N0 d# `8 m2 Y- Z
結訓日期: 2009-07-30
1 P5 L, p! q# Q2 X招生對象: 半導體產業暨相關系統業者之在職人員或有相關技術需求者 9 e. y. O; U2 _
會場名稱: 交通大學工程四館教室 4 U0 |2 g2 A4 v j( r. l2 Y
會場地址: 300新竹市大學路1001號
% r8 I B7 Q8 d2 {8 L* e" A! s課程費用: 總計新台幣 12000 元3 E5 v" K0 P0 X& ~0 E
政府補助新台幣 6000 元;學員自付新台幣 6000 元 2 O% P6 a' {* r& W
優惠方式:
* P# x4 E" {4 g2 T報名方式: (1)線上報名:請上中心網站首頁之「課程報名」區依步驟完成報名(http://submic.ee.nctu.edu.tw) (2) Email或傳真或通訊報名:請下載並詳細填寫報名表,以Email或傳真或郵寄方式報名。 2. 詳細上課注意事項與相關通知,將於開課前3天寄給正式參訓學員。 3. 選課前請詳閱課程簡章,報名後恕不退費或轉課!本中心保留開課時間修訂、講員延聘之權利。
! o4 @: O/ n7 r# p4 V聯絡人資訊: 聯絡人 1 2 x; p8 N5 a; W/ B0 r5 h
姓名: 吳文鈴
0 n# G( Q6 B8 j' g! ]" c! ?9 C) De-Mail: wenling@mail.nctu.edu.tw ) S) n; | _4 T1 q. p7 c( ^" o
電話: 03-5731745
1 J: H% S5 v% C, Y: x7 I # ~4 V/ P- z( H) i- g7 i
聯絡人 2 % o$ W( l3 ?8 e" ` a: Y
姓名: 陳秋雲 / ? p0 @1 N- S' }8 K" K* t
e-Mail: patty@mail.nctu.edu.tw
3 e+ [" ]6 l% j2 } d. J電話: 03-5731744 6 d, Q6 ^8 J6 k$ D
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上課時間: (週一,四)18:30~21:30
8 a( m5 Y$ J' ], ?* _7 ]上課時數: 24 小時 |
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