VHDL 初學者問題

matmat

想COMPILE一個簡單的latch circuit
9 A' T" Y  S: U" b3 I& n: o
先execute了每一個file
(如附件中, 3個file
" h- a, }( ~7 Rlatch.vhd
tb_latch.vhd
% Q1 g. I" |: h8 @+ N: Tcfg_latch.vhd)
都沒有問題,
* P- F+ j; w" F* P" e可惜到compile那part就出現問題(如下)
0 W9 b) L1 h8 r* f0 M! X有沒有高手可以幫我解釋?   
0 M  \" G% x, g0 M6 K& G
' V6 \3 W- l+ m; e, p Cannot find specified design unit (TB_LATCH) to elaborate.
        Please ensure you have specified the correct design
        unit name and that it has been analyzed into the correct
6 B' E- |; W' ]7 z        VHDL library.

spring69393

tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。

shintom

裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。

roger7313

tb通常是指testbench
- z: v( l! J3 K; Z7 D* n如果你的設計只需要電路的話
通常在編譯時不需要將此檔案加進去
只需要原本的entity就行了