crystal oscillator不起振~

camilla

各位前輩~
( Y9 O) n& h6 N2 E, G
  e" h3 f% g3 E! o/ V2 k我現在正在研究crystal osc.我有在論壇裡看到這方面的討論...
http://www.chip123.com.tw/phpBB/ ... 8412&sid=g0bJll
' s% D- h6 H. k9 d9 V: U3 \
其中finster版主建議說加入這個模擬條件  VDD VDD 0 PWL(0 0, 500US 3.3V)

$ Y1 x# d/ e* ^8 k" Y5 k但很奇怪的是,我加入這個條件後竟然不能振了,但若是VDD VDD 0 3.3V卻可以振,

是什原因呢?

另外finster版主題到的low current crystal oscillator...請問有bias voltage control相關的資料可以參考嗎?
(因我加完i/o pad後的電流竟然幾mA阿~)

7 e$ E2 Y$ \6 k請各位前輩知道的話能給一些意見嗎?謝謝

對了...我crystal osc frequency = 13MHz , vdd=3.3v

finster

我當初在作crystal oscillator模擬時,會加這個power ramp的方式
+ l  l5 a5 z9 M0 E: @6 Q   VDD VDD 0 PWL(0 0, 500US 3.3V)
這是模擬電源電壓是從0V開始往上昇,在一定的時間內會達到穩定值,而會在多少的時間內達到穩定值就看PCB版子上的電源電壓多快能夠達到穩定,而這是比較接近真實情況的模擬,因為所有的電路皆不是一開始就是vdd
/ A8 a% K, Q+ T' s, I2 J4 a; A如果,你所設計的電路無法接受power ramp的電源電壓方式,那表示你的電路在power ramp過程中有遇到無法收斂的點,以致於電路會無法起振,解決之道有幾種方式可以試試看,一是加initial電壓,二是在電路中加負載電容試試看,至於要加多少,這點要看你的電路來決定,三是試著改變ring oscillator的size大小

你的crystal oscillator電路有需要作到low power嗎(total current <= 10uA以下)??
如果沒有,那就不需要bias voltage control

* b0 _& J6 m1 q( `8 g) P3.3V @ 13MHz的crystal oscillator,我已經很久沒作這方面的電路了,對於它的current會有多少已經不太有概念了,如果你想知道為何它的電流會這麼大,建議你看一下crystal oscillator兩端的電壓波形,再來觀看接在crystal oscillator的那個buffer(inverter)以及接進去的第一個反相器的電流,如此一來,你應該就可以看出為何電流會那麼大,同時也應該可以想到要怎麼修改size

camilla

謝謝finster版主~

! @, w* O, s1 |9 u# i1 z3 H; `我加了初始電壓進去後就可以了~

我有看了一下你建議的那幾個電流...在inv的電流大概是2.多mA,

" h4 Y6 M2 q  P  I我也針對這個方向下去修正~也有變小了~

另外我還有一些疑問,就是crystal oscillator除了消耗功率外尚需考慮什麼條件呢?
) O4 C* S8 z6 |8 X2 j
我教授給的spec只有vdd=3.3v i<1mA Freq=13MHz 那我還要再另外考慮什麼嗎?

2 P& H* y9 c* {- }! |, a6 ?  Q(不可能那麼簡單吧?)

麻煩各位前輩了~謝謝

finster

一般crystal oscillator的電路設計,最重要的是當電源電壓一開起來之後就要能夠起振,經過多久之後振盪頻率要能夠穩定,整個振盪電路的電流消耗有多少,振盪頻率的jitter或者頻率穩定度為何(這項通常是針對R-C oscillator,對於crystal oscillator則較少有人在留意),整個area有多大
這幾點是crystal oscillator circuit在設計初期會留意的幾項
其中第一項和第二項是首要的,其他的就都還好,反正,只要有起振,大概就完成了80%

另外一提的是,有些crystal oscillator會作low power crystal oscillator,整個振盪電路的電流消耗要小於10uA或者小於1uA以下的規格,這種電路很難作,而且也要很小心,而這種電路和前面所提的設計難度大概差了至少三倍以上吧

camilla

謝謝finster版主~讓我獲益良多

camilla

不好意思~finster版主~
6 v/ k1 n' {1 s, V8 U
- g5 E% i- t5 x因為我現在想在不使用這個crystal時能把他disable(因inverter會有dc path),所以把inverter改成一個tri-state inverting buffer,但在disable時不是輸出應該要為零嗎?
# ?' t! q* }1 {- `" n4 U; ^但為什麼卻慢慢衰減到1.5v左右?這是正常的嗎?
/ G9 B. Q: |3 t6 _# g7 T/ m2 r
再次麻煩各位了~謝謝

camilla

對不起~忘記附圖了~

不好意思~finster版主~
/ W1 v& D. x, l: b$ A, t
因為我現在想在不使用這個crystal時能把他disable(因inverter會有dc path),
所以把inverter改成一個tri-state inverting buffer,
但在disable時不是輸出應該要為零嗎?
. i5 f+ d& n5 B9 S但為什麼卻慢慢衰減到1.5v左右?這是正常的嗎?
5 |/ t9 x  x9 q/ X  M1 S
8 {5 Y0 b5 F: H再次麻煩各位前輩了~謝謝

poseidonpid

tri-state inverting buffer,在disable時輸出應該是Floating(High Z，高阻抗)
6 o" @+ w. \1 V, n3 [所以你應該用power down switch來做喔~~~

camilla

poseidonpid你好~

請問有範例可參考嗎?因為我不清楚你講的意思~那TRI-STATE BUFFER在DISABLE時是Floating(High Z),那輸出應該是什呢?
7 ?6 c( G1 H5 |$ ?
麻煩各位前輩再次指教了~謝謝~

finster

一般來說,我們不會用inverter作為crystal oscillator的放大器
$ X& X+ e6 g0 J0 f而是用NAND作為取代inverter
$ v8 j/ ~4 ]" Q& H  O原因乃是NAND的另外一腳可以作為enable pin的control

再來,crystal oscillator不建議你用tri-state inverter buffer
原因是在disable情況下,output為folating,或者有人稱之為Hi-Z,此時為任何電壓準位
% ^; \* G5 E" d3 E這對接在後面的電路而言,反而會造成極大的leaking current
& V6 v5 H# {8 z+ g2 P而這,是絕對要避免的情況
( D1 D! S/ ]! D, s: J5 v( |
最後,你所提到的dc path
. c6 D2 l2 b1 x! k1 E我不知道你在inverter的電路下所作的disable是怎樣子的一個電路
1 D! ^& e9 G  h4 t一般,要作disable的動作,我們不會用inverter來作,而是利用NAND或者NOR來實現
若真要用inverter來作disable,那會在input端前面加一個transmission gate和一個對vdd的PMOS或者對ground的NMOS,如此便可達到你要的功能,只是,與其要這麼複雜,還不如直接採用NAND即可達到要求,既簡單又方便

camilla

謝謝finster版主~

我了解了~我目前是兩個方法都試看看(加"nand" or "transmission gate & power down")...謝謝版主的指點~

camilla

各位前輩~

我之前模擬crystal osc後,教授看了說我的作法是沒錯但想法錯了~

因為我這個crystal osc是要藏在學長的ic裡...要用他其中一個i/o pad來實驗...

  ]- b& I8 b  t3 Y! e; d- U. C所以在不使用這個crystal時,能完全不影響到這個i/o pad所連接的cell(學長的i/o pad有另外用途~)
4 K( `# j1 U% ^" u3 _0 N% i$ o. ~
7 s9 F) E) t" e% f但我還是不太懂我教授的意思...且我的schmitt在disable時輸出是要為0...
0 _8 H9 M$ Q4 \" M
' M3 k' |; ?/ d2 R9 @我實在不清楚我教授的意思...在原本的設計裡不是disable時就是把這個crystal都關掉了嗎?

- P- |) a& ~5 i為什一定要使用一個tri-state buffer來代替inverter呢?一定輸出要為floating呢?

/ d1 @* m+ r, ^" j0 d請各位前輩指點一下~非常謝謝~

camilla

各位前輩~

" y/ J4 |7 l/ o( t) z3 f9 f' I我剛剛想到,因為我是接到i/o pad,所以不希望在disable時,crystal會造成電路消耗而影響到真正接到此i/o pad的電路功能...

+ y* v1 U! d5 j( K: m) }所以我教授才希望crystal disable時是floating...但又如finster版主所講,在high-z會有leakage current的影響...
% T# t$ q0 e7 p1 L1 K
那有什方法可以避免這個問題呢?或有什方法可以能有同樣功能(disable 是floating)但卻沒有此問題呢?

麻煩各位前輩了~幫幫忙(因為我月底要搭學長的順風車,藏在裡面下線,所以拜託各位前輩了)謝謝~

finster

方法有很多種
* u  J. r$ `1 S附圖是示意圖,實際控制信號自己加上去吧
8 O- ]# n0 ?; e7 b
我前面提到floating 會造成後面一級會有leakage current的問題,一般都是利用傳輸閘來解決此一問題
, z( V2 j, R, o/ t/ M( ]方式就如附圖所示

camilla

不好意思~謝謝finster版主的耐心指教~

4 r+ M  E$ Y5 z# G% w3 d我現在改成如finster的建議~不過我對在disable時的輸出不太確定是否正確~

+ ^% Z8 `# h5 u2 G1 x6 m如附件~是因為floation的關係所以他會慢慢衰減到一個偏壓嗎?而不會是0或vdd....?

5 v% t% `5 d+ P! T/ Q5 {再次麻煩各位前輩了~非常謝謝~

finster

不確定你是指那一個節點的電壓
若依照我上面所繪的草圖,在一段時間後應該會降到0V

不過,你的模擬圖卻沒有
! f( s) }) T1 z7 a; R, o. i我猜,可能是因為在模擬crystal oscillator時,在crystal oscillator兩端要掛一個串接電阻
故而在進入到disable時,原本要降到0V的電壓會因為這個電阻的緣故而變成到0V ~ VDD之間的電位,此時,在crystal oscillator兩端既不是Hi-Z,也不是在0V或者VDD
你的模擬圖應該是正確的情況
! C) F) ^  @( [/ C( o& N, r4 @若想要證實,將串接在crystal oscillator兩端的電阻在串接一個傳輸閘,在進入disable情況時,將這條path打開,如此一來,在I/O PAD應該會看到0v的電位

camilla

不好意思~一直麻煩finster版主~
) J7 c* M& g! O
# \/ e% s2 ]+ M我的電路是如圖,我的輸出是指在INV改成你建議的電路多加一個TG後的輸出那點~

你講的是回授電阻嗎?但我已經把他用一個tg來代替了,所以disable時這個path是打開的~

還是你講的"串接電阻"不是只回授這個電阻?

( S8 G. R5 N2 M( T1 u; f假如我輸出不是0 OR VDD會有影響嗎?

這個偏壓有可能是我的回授電阻(tg)所造成的的嗎?(在en和enb要通不通的情況下一直有一個偏壓存在?)

4 K3 ?2 ]9 V% ?* M! E$ \2 S不好意思再麻煩各位前輩了~非常謝謝~

camilla

我又忘記附上電路了~對不起
5 N" z- M: v7 k) k% o- Y
不好意思~一直麻煩finster版主~

我的電路是如圖,我的輸出是指在INV改成你建議的電路多加一個TG後的輸出那點~
# f4 ]' s& x% [; O
7 p8 m  F. Z$ U你講的是回授電阻嗎?但我已經把他用一個tg來代替了,所以disable時這個path是打開的~
* V9 f7 ?4 {! v( e. V
還是你講的"串接電阻"不是只回授這個電阻?

) `: i8 d* f. r6 w假如我輸出不是0 OR VDD會有影響嗎?
6 [7 s& U& {$ L2 q& s* Y
這個偏壓有可能是我的回授電阻(tg)所造成的的嗎?(在en和enb要通不通的情況下一直有一個偏壓存在?)

不好意思再麻煩各位前輩了~非常謝謝~

finster

這是我依照你的電路圖所畫的動作圖
在disable的情況下C1的電容上會有電壓,因為在disable下,電容沒有path可作放電,所以原本在C1上的波形該為振盪的正弦波應該會變成一個介於vdd到ground的一個電壓存在,波形該為你前面所貼的Vout才對
至於C2,因為反相器的輸入級被接到ground,故而在反相器的輸出應該為vdd,而非介於vdd和ground的任一個電壓,所以,若你的輸出電壓介於vdd到ground的一個電壓,這點倒是很奇怪,除非你的反相器的拉力不足以讓C2的電壓在disable的情況下被充電到vdd
若以你目前貼的電路圖來看,在disable下是不會有問題,但,要留意是其他電路接到C1的節點,因為C1在disable下是floating,所以任何電壓皆有可能,那對接到這點的電路而言就有可能會造成leakage current的產生,除非,你在disable的情況下,C1那一節點會有另外的輸入電壓來控制,那就不會產生問題

至於C2,通常是接到buffer的輸入電壓點,在disable情況下,一般都會建議要為vdd或者ground,不會在disable下所接到的那個buffer會有leakage current的產生,而這是要避免的情況
& D2 c/ z. V% N/ p
如果你學長的電路在disable情況下要用到C1和C2兩個I/O PAD,那你C2的電壓在disable情況下就不能被拉到vdd,不然會有問題,這點你需跟你老闆確認一下,若有需用到C2那個I/O PAD,那在反相器的輸出級就必需接一個傳輸閘來隔開在disable情況下C2的連接

最後,你上面所貼的圖為Vout的波形??
* B$ F. G3 c) U4 }: Y- `( L; t這點讓我覺得很奇怪,若照電路圖的行為來看,Vout在disable下該為VDD,而非介於vdd到ground的作一點電壓,你需再次確認一下傳輸閘的電壓有無錯誤,不然這樣子的波形是無法和你的電路圖作相呼應與解釋,而通常在這種問題下,要不就是遺漏掉什麼,不然就還有其他元件影響到C2的電壓,以致於C2沒有被拉到vdd,
) |8 V! y! r+ {( S3 c6 h. Z
[ 本帖最後由 finster 於 2008-10-10 08:47 AM 編輯 ]

camilla

謝謝finster版主的詳細解釋~
6 v2 N1 E( K4 e( b' q6 g: o
我學長電路在disable時是需要用到c1和c2兩個i/o pad的...而我現在最主要問題是...

在反相器輸出沒加傳輸閘時,我的輸出在disable時是可以拉到vdd的...
1 m* _2 g1 l, U
# \$ A4 l2 |3 b8 t* ]/ T  C( e' }但在反相器的輸出我有加一個傳輸閘來隔開在disable情況下對c2得連接,但此時的輸出應該是要如何呢?
2 ]/ i( U% e! F* B. z  `) n
3 {$ Q5 [3 f  Y" ?& b* {不是應該維持在vdd嗎?但卻是如圖所示的結果!!
7 H/ [: J9 w1 z/ t7 e
; P2 A1 P6 c0 o是在加入這個用來隔開c2連接的這個傳輸閘後才會有如此的結果發生,是我的傳輸閘的設計有問題嗎?
" r) `9 _) l  o/ c8 K
* F' k- p+ @5 n3 s: C/ R一般像用來當成disable的傳輸閘有和限制呢或設計條件呢?因為我是懷疑是加了反相器輸出後的傳輸閘的關係...
7 }$ g2 Q, K# [
但又不知道這個傳輸閘除了作disable用的開關外有什限制?

請各位前輩和finster版主在幫幫忙~非常感謝~