Xilinx ISE Post-sim發生的問題

s901147

各位先進好，
我在使用Xilinx ISE碰到了一些狀況:
問題一:
& `% P. c+ z7 G7 T1 l- s2 F在使用Synplify合成之後(只有設定freq. constraint)，
在跑接下來的implementation的結果，
, R( R- F3 @. ]  a; v" [3 ^P&R的timing的分析，slack都是正的，
但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，
不知道原因為何?因為試了很久還是摸不著頭緒!
; G% k0 O9 d+ T$ t; `
問題二:
同問題一，就是這個module我們包了四個於Top module，
其中，四個當中的結果，也許會有一個Violation發生，
也許會有一個沒看到Violation但是輸出訊號都是0，
也許會有正確的情況。
現在就是沒辦法讓四個同樣的東西同時Post-sim正確，
苦惱中呀!
* O2 e3 g+ `/ w6 ]+ W6 k( L3 ?
- t1 c# g4 K* g( N% E6 U' h8 S在各位先進百忙之中，感謝你們的回答與經驗指教!

tommywgt

問題一:
) H+ B' `- b! N- G. \) c5 a    是否與test bench有關?
7 A( ]' G. r3 F+ y    P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值
- i5 K$ a# @- h& J4 Q' u9 @問題二:
' \* E! i& ]3 {, f) g# |! L    同問題一
7 t# l& e" [+ u7 T" J  F
( l) K% v: G# p7 }* m) R! n: f當然最好是找跟你配合的FAE討論, 至少可以一起找問題