IO PAD v.s lvs

g9664414

請問一下~在連接完iopad之後

- C  O& E' i7 g; r/ }還需要跑lvs驗證嗎?!

如有需要 在netlist檔需要再加什麼元件?!

) _9 k9 L4 T& y- x: P  y6 T如果要下教育性晶片的話
+ v2 r: }/ ]; @+ l
2 [& ]% M1 [. u. x7 Y那iopad該去哪下載呢?!

' R  Z7 o- `# m# \7 k謝謝回文

小朱仔

把I/O PAD Netlist加入到你自己設計的電路中
/ F6 E! L; q, Y4 h2 G4 T在一起Run LVS就可以了
7 z- b3 n# `9 D: ^* v一般製程廠都會提供I/O PAD SPICE Netlist

如果要下CIC教育性晶片的話,應該要向CIC申請才有吧
0 n' W, F& N+ T/ |& e4 Y8 Z- U一般是拿不到的

君婷

小妹突然好奇一件事 自已未曾想過這問題! 因為CIC與TSMC合作 提供0.35UM給我們學習，而提供的PAD並非完整的，所以學生們tape out前 其實只是先將core circuit佈局完及驗証完後再跑完post-sim後 才加入pad 並寫相關申請下線的資料給CIC，否則一開始剛佈局完core circuit就馬上加入pad再跑驗証的話 只能作DRC罷了....  ，因為schematic方面又沒提供pad來畫 ,LVS無法作!

但小妹想問如果以業界來說的話!
是不是一開始PAD的schematic及layout 圖都會給我們了，讓我們一開始在佈局完後就加入再來跑驗証呢?   麻煩大大請說明一下情形  很多初學者一定沒想到這點辣!

blackeve99

我以我所見的經驗提供參考~
在各製程大廠會提供各電壓的POWER PAD,也會有SINGAL PAD,IO PAD供各設計公司使用~
8 W5 _$ h. v/ V% n6 ], ^5 H, K 各公司會依狀況使用或是用自己公司所研發設計出來的~

因此這些都會被歸納在同各LIBRARY中(依特性),而LAYOUT到後面要做LVS驗證時~就會把使用到
. J1 A8 f6 e! g, Z* p/ m的PAD NETLIST INCLUDE進來,再把TOP丟下去RUN~
所以在作LAYOUT時,PAD就已經被選定用哪些了,而PAD的LAYOUT就交由專門畫PAD的LAYOUT DESIGNER
去完成~~所以是不會有你所說的狀況的  ^^"

淺見~~

君婷

依大大提供的經驗更簡略的說明應該是說 在跑LVS時所需的netlistt檔中加入製程廠提供的pad的netlist檔才開始跑LVS    ，應該是這樣吧?  因為從netlist檔電路主體連接情形 就能知道其schematic的電路連接情形。
& P% V# {8 P- o  H$ [  Z而小妹之前提過文章問i/o pad是否為佈局工作的範圍之一?
請問樓上的大大  是不是有的公司是由PAD Designer 設計好且layout也是他畫?完全看公司制度呢?   
麻煩提供看法 謝謝^^

blackeve99

回答問號1: 你所說"在跑LVS時所需的netlistt檔中加入製程廠提供的pad的netlist檔才開始跑LVS" 這是CORE 已經跟PAD 拉好線的狀況~ 所以~是的!
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回答問號2:是的~IO PAD的LAYOUT 也是佈局的內容之一
5 Y; p8 U2 L% |+ q! _* F: n
$ V1 O2 T: {7 s2 e2 Y9 d回答問號3:你在某篇提到有提到"專業分工",所以PAD 的佈局是由佈局工程師完成的唷!
                   (就我所知道的)!

別再叫我大大了啦~~大家經驗分享罷了~~大大是稱呼經驗豐富的~我承擔不起啦  呵呵^^

blackeve99

回答問號1: 你所說"在跑LVS時所需的netlistt檔中加入製程廠提供的pad的netlist檔才開始跑LVS" 這是CORE 已經跟PAD 拉好線的狀況~ 所以~是的!

1 v& F5 ]; S, p/ S2 g回答問號2:是的~IO PAD的LAYOUT 也是佈局的內容之一
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5 a' H% h" ?$ z8 m4 J1 q回答問號3:你在某篇提到有提到"專業分工",所以PAD 的佈局是由佈局工程師完成的唷!
7 {& _% J# Z% f4 K                   (就我所知道的)!

" \9 U7 m/ C! Z+ l7 n0 f+ I" o別再叫我大大了啦~~大家經驗分享罷了~~大大是稱呼經驗豐富的~我承擔不起啦  呵呵^^