請問如何降低64-bit漣波進位加法器的延遲時間？

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請問如何降低64-bit漣波進位加法器的延遲時間？
因為電路串接成64-bit每一級的寄生電容變大，
5 T( Y2 j7 @6 g% G: H如何降低電路所造成的寄生電容？
謝謝!

masonchung

作ASIC的話
' t  q6 V8 @$ U. }: O# J4 v+ m* P" B應該是請RD化簡成Carry lookahead 之two-level Nand-Nand等效電路
. P9 H# Z& q; E) W或者改成Carry save 加法器