quartus II 使用問題

happpyend

請問在quartusII上面, 假設小弟希望寫一個ring oscillator請問該怎麼實現???
; w, ^) c9 {# p+ P. g% _$ ]
6 L7 e# x! b4 Y! |: G因為不管我用stucture或schematic方法, 經過tool compiler後, 它都會自動幫我把串接的inverter
* b6 T( k9 ]$ Z( B; t0 q
2 g% F* x$ G) ]0 N給消除掉, 請問該怎麼辦? 有什麼辦法能夠讓我的電路完整的不被tool給最佳化呢?
* E" l. o; R' S4 g2 k
8 O9 a- I) N8 \1 ^8 C, s如果說在DV上我會使用dont touch的指令, 可是在quartus2上我就不會了, 煩請各位大大解惑

- I( s* @; f# W8 O% F感激不盡

sieg70

可以用 keep 的attribute把 NAND gate間的node給保留下來.
  p9 W" ?9 Q7 {; Q/ x
% u% ]9 \- \5 w7 X9 ^1 a! ~在FPGA上實現 ring osc 不是不能作, 但不會像 asic製程那樣容易分析, 以FPGA的習慣用法來說, 並不鼓勵這樣作.

7 i" x" F/ u9 c+ I& S5 D[ 本帖最後由 sieg70 於 2008-5-2 11:03 AM 編輯 ]

happpyend

比如說我的code如下:

# R! r+ u; R, vmodule firo( run, Dout);
2 C" k  b- Q+ _- D6 w* `2 o) |; f
: \/ P1 ]) O# M& y9 Pinput        run;
  m! v  S$ P1 ]1 v9 P' Toutput        Dout;
& z7 v# C4 j" R# N8 j4 X& }
wire run, Dout, w2, w3, w4, w5, w6, w7, w8, w9, w10, w11, w12;
wire w13, w14, w15, w16, w17, w18, w19, w20, w21;
- _. I6 ?) I' P8 f& X
. \, t# O' |8 _  hnand na1(w2, run, Dout);
xor x1(w3, w2, Dout);
( l( {' b% u  _) V3 x# U# Znot n1(w4, w3);
not n2(w5, w4);
* H! ]% R- [$ v4 R6 g, |not n3(w6, w5);
not n4(w7, w6);
not n5(w8, w7);
4 s: O, W3 R+ ?( h' _1 C7 t* Hnot n6(w9, w8);
not n7(w10, w9);
xor x2(w11, w10, Dout);
* }' W/ `( \& [: q" inot n8(w12, w11);
xor x3(w13, w12, Dout);
not n9(w14, w13);
2 b( f$ x) q) mxor x4(w15, w14, Dout);
3 V- d* q4 L! i4 Q: L- N- T$ q( [2 }, knot n10(w16, w15);
xor x5(w17, w16, Dout);
4 Y# Q/ C1 l# X# U0 V( G0 Onot n11(w18, w17);
not n12(w19, w18);
xor x6(w20, w19, Dout);
6 S/ u6 @7 }6 ?! G: w  tnot n13(w21, w20);
8 d9 l% j% t5 `  F$ L* bnot n14(Dout, w21);

endmodule

那我要怎麼加所謂的attribute 才能夠keep我的電路呢?
( o) ^- N" q5 n' y0 x不好意思,因為對此不甚熟析,希望大大能夠做個範例指導,這樣對初學者的我能夠較快上手

" N, M! {+ ^1 B) V! l" K0 e感激

jason_lin

keep語法,你試看看吧!
Example 8–43. Verilog HDL Code: keep Attribute
wire my_wire /* synthesis keep = 1 */;

Example 8–44. Verilog-2001 Code: keep Attribute
) j/ E. D5 I7 \; ](* keep = 1 *) wire my_wire;

Example 8–45. VHDL Code: syn_keep Attribute
7 W. g) Z# V0 H0 A1 U1 \7 t0 Bsignal my_wire: bit;
attribute syn_keep: boolean;
attribute syn_keep of my_wire: signal is true;
2 M( n9 i0 K6 k4 H& H  O/ H
附上Quartus II的handbook片段,如下: