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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › EDA 設計討論區 › Assertion
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[問題求助] Assertion

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waynez
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1#
發表於 2006-11-6 11:29:28 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
大家對assertion的看法是怎樣
; F; C- A1 |% D( P7 F% S. R0 O( [2 S3 J7 t0 q. g
還有大家知道Systemverilog assertion 或是 PSL嗎
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richc
2#
發表於 2006-11-8 09:34:06 | 只看該作者
assertion簡單易寫/ C: h2 B) q) k& h
而且可以加快找到BUG
0 A& p2 S* Z, X0 m: W目前市面上已有許多相關的TOOL可以使用) k' j8 f! ~0 u$ e* H
2 [: V9 h$ B* i2 W9 l7 p
目前SystemVerilog Assertion 已經是IEEE1800 Standard, 三大simulator都支援2 ~7 A0 X+ G/ @) x5 w0 u% J. ]& u
PSL主要是由Cadence推廣 所以NCSim support
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yhchang
3#
發表於 2008-2-15 00:50:49 | 只看該作者

回復 1# 的帖子

assertion 的寫法雖然簡單& }: S3 q1 P/ \) F1 W0 e7 w
可以用來除錯9 x+ r5 T8 v  f: O
但是對  Logic synthesis來說
6 e8 y/ e- Q  I3 b卻是絕對要避免使用的語法
+ h* L# `' J* v2 C; L使用之後 Design Compiler會不知道 該把這個描述 合成為那些Gate?
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